CN105990366B - 存储器结构 - Google Patents

Abstract

本发明公开了一种设置于一基底上的存储器结构。该存储器结构包含：多个字线、具有多条第一导电体的第一位垫、第一介电层、第一位线、多个导电岛，以及多个串行选择导线。字线沿第一方向平行设置于基板上。第一导电体与第二方向平行，其中这些第一导电体均穿过各字线。第一介电层形成于第一导电体和字线的交错处间。第一位线依序沿第二方向和第一方向延伸。各该串行选择导线分别电连接于各该导电岛，其中串行选择导线是沿第二方向延伸至存储器结构外。

Description

存储器结构

技术领域

本发明是有关于一种存储器结构，且特别是有关于一种三维垂直栅极的存储器结构。

背景技术

随着影音技术的发展，电子产品需储存的数据量亦急速增长。许多电子产品均需使用储存装置，例如MP3播放器、数字相机、手机等。除了需提供大容量外，存储器装置的读取速度也是相当重要的议题。相关设计者无不期望可以构建出一三维闪存结构，不但具有更高的储存容量，且具有更快的读取速度。

发明内容

本发明是有关于一种存储器结构，且特别是有关于一种三维垂直栅极的存储器结构。

根据本发明的一方面，提出一种存储器结构，设置于一基底上，该存储器结构包含：多个字线，沿一第一方向平行设置于该基板上；一第一位垫，包含与一第二方向平行的多条第一导电体，其中这些第一导电体均穿过各字线；一第一介电层，形成于这些第一导电体和这些字线的交错处间；一第一位线，电连接于该第一位垫，其是依序沿该第二方向和该第一方向延伸；多个导电岛，设置在该第一位垫的一侧，并与这些第一导电体彼此交错；以及多个串行选择导线，分别电连接于各该导电岛，其中这些串行选择导线是沿该第二方向延伸至该存储器结构外。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1，其是以三维垂直栅极(vertical gate)控制的存储器单元的等效电路的示意图。

图2，其是双栅极结构的俯视图。

图3，其是采用双栅极(IDG)的一种三维垂直栅极的存储器结构的立体图。

图4，其是利用图3的三维垂直栅极结构连接至分页缓冲器与串行选择导线译码器的示意图。

图5，其是采用双栅极(IDG)的另一种三维垂直栅极的存储器结构的立体图。

图6A，其是位线BL依序沿y方向和x方向延伸至分页缓冲器的俯视图。

图6B，其是串行选择导线SSL沿y方向延伸至串行选择导线译码器的俯视图。

图7，其是结合图6A、图6B的位线BL与串行选择导线SSL的存储器结构的示意图。

图8，其是对多个本发明的存储器结构进行控制的示意图。

图9，其是于存储器阵列中，采用本发明的多个存储器结构的示意图。

图10，其是对存储器结构进行分割，进而在在x方向提升分页缓冲器的数据读取量的示意图。

图11，其是增加存储器结构个数，进而在y方向提升分页缓冲器的数据读取量的示意图。

图12，其是增加位垫的层数，进而在z方向提升分页缓冲器的数据读取量的示意图。

【符号说明】

接地选择晶体管Mg(1，1)、Mg(1，2)、Mg(2，1)、Mg(2，2)

串行选择晶体管Ms(1，1)、Ms(1，2)、Ms(2，1)、Ms(2，2)

接地选择讯号GSL共享源极线CSL

晶体管M111、M211、M112、M212、M121、M221、M122、M222、M131、M231、M132、M232、M141、M241、M142、M242

字线WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10

位线BL1、BL2、BL3、BL4

串行选择导线SSL1、SSL2

导电岛ssl1、ssl2、ssl3、ssl4、ssl5、ssl6、ssl7、ssl8、ssl9

晶体管串行ST1、ST2、ST3、ST4、ST5、ST6、ST7、ST8

第一金属线ML1 第二金属线ML2

第三金属线ML3 介电层35

基板3、5

位垫311、312、313、314、511、512、513、514

串行导电插塞VIAs11、VIAs12、VIAs21、VIAs22、VIAs31、VIAs32、VIAs1、VIAs2、VIAs3

位垫导电插塞CONT1、CONT2、CONT3、CONT4

位线导电插塞VIAb1、VIAb2、VIAb3

串行选择信号译码器43、63、83

分页缓冲器41、61、81、81a、81b、81c

存储器结构451、452、453、454、651、851、852

字线驱动器67、87 存储器装置85

具体实施方式

请参见图1，其是以三维垂直栅极(vertical gate)控制的存储器单元的等效电路的示意图。为便于说明，此处以x、y、z代表不同的方向。以x方向对应于串行选择导线SSL的排序方向；以y方向代表字线(word line)WL的排序方向；以及以z方向代表位线电BL的排序方向。实际应用时，在x、y、z方向上的个数均不以此为限。串行选择导线SSL平行于z方向；字线WL、共享源极线(common source line，CSL)、接地选择线(ground selection line，简称为GSL)和均平行于x方向。

为简化说明，此处假设存储器结构内的晶体管位于两层平面。第一层平面的晶体管对应于位线BL1，第二层平面的晶体管对应于位线BL2。其中位于同一层平面内的晶体管，将共享包括接地选择线GSL与字线WL的一组栅极控制信号。接地选择讯号GSL耦接于接地选择晶体管Mg(1，1)、Mg(1，2)、Mg(2，1)、Mg(2，2)的栅极，其实施方式类似字线WL1、WL2、WL3、WL4。

字线WL1同时连接至晶体管M111、M211、M112、M212。字线WL2同时连接至晶体管M121、M221、M122、M222。字线WL3同时连接至晶体管M131、M231、M132、M232。字线WL4同时连接至晶体管M141、M241、M142、M242。

在图1中，每一个平面包含两个晶体管串行(string of transistors)。每个晶体管串行的一个侧边连接至接地选择晶体管Mg(1，1)、Mg(1，2)、Mg(2，1)、Mg(2，2)的其中一者，另一个侧边则连接至串行选择晶体管Ms(1，1)、Ms(1，2)、Ms(2，1)、Ms(2，2)的其中一者。串行选择晶体管Ms(1，1)、Ms(1，2)由串行译码器(SSL decoder)(未绘式)输出的串行选择导线SSL1控制；串行选择晶体管Ms(2，1)、Ms(2，2)由串行译码器输出的串行选择导线SSL2控制。共享源极线(common source line，CSL)相当于将所有的晶体管接地。

串行选择晶体管Ms(1，1)与接地选择晶体管Mg(1，1)，以成对的方式控制位在图1相对左下方的晶体管串行，该晶体管串行包含晶体管M111、M121、M131、M141。串行选择晶体管Ms(2，1)与接地选择晶体管Mg(2，1)，以成对的方式控制位在图1相对右下方的晶体管串行，该晶体管串行包含晶体管M211、M221、M231、M241。串行选择晶体管Ms(1，2)与接地选择晶体管Mg(1，2)，成对的方式控制位在图1相对左上方的晶体管串行，该晶体管串行包含晶体管M112、M122、M132、M142。串行选择晶体管Ms(2，2)与接地选择晶体管Mg(2，2)，以成对的方式控制位在图1相对右上方的晶体管串行，该晶体管串行包含晶体管M212、M222、M232、M242。

采用三维结构时，需透过三个维度的控制信号进行晶体管的选取。其中，位线BL代表哪一层(z方向)、串行选择导线SSL决定哪一个晶体管串行(x方向)、字线WL决定哪一个晶体管(y方向)。串行选择导线SSL和接地选择讯号GSL的电压用于决定要进行的操作类型(program/read/erase)。例如：如果进行的是读取操作(read operation)，则需在串行选择导线SSL与接地选择讯号GSL施加电压，让晶体管导通产生电流后，才能判断所选取的晶体管的阈值电压(Vt)。之后，再根据晶体管的阈值电压(Vt)的电压电平而判断在晶体管储存的数据内容。因此，每一个晶体管可视为在存储器阵列内的一个存储单元。

请参见图2，其是双栅极结构的俯视图。此图式假设存储器结构共有9个导电岛ssl1、ssl2、ssl3、ssl4、ssl5、ssl6、ssl7、ssl8、ssl9，分别用于控制八个晶体管串行ST1、ST2、ST3、ST4、ST5、ST6、ST7、ST8。其中，每一个晶体管串行对应于位垫上的一条导电体。各层位垫具有相同数量的导电体，且每一层位垫的导电体的位置是彼此上下重叠。此外，任一导电体与任一字线的交会处对应于一个晶体管。

于图2中，假设存储器结构具有十个字线WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10；以及分别电连接至四层位垫(bit pad)(未绘式)的四个位线BL1、BL2、BL3、BL4。其中，导电岛ssl1、ssl2、ssl3、ssl4、ssl5、ssl6、ssl7、ssl8、ssl9的编号沿着x方向的正方向(图中右侧)递增；字线WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10的编号沿着y方向的正方向(图2上方)递增；以及，位线BL1、BL2、BL3、BL4的编号沿着z方向的正方向(穿出图2图面方向)递增。

双栅极结构是透过两个彼此相邻的导电岛的电压而选择一个晶体管串行(导电体)。当导电岛为正电压时，代表选取(select)；当导电岛为负电压时，代表不选取，(deselect)。换言之，每一个导电岛由两个晶体管串行共享。例如：晶体管串行ST1是透过在导电岛ssl1与导电岛ssl2施加+2.5V的电压后，共同选取得出。晶体管串行ST2是透过在导电岛ssl2与导电岛ssl3施加+2.5V的电压后，共同选取得出。其余晶体管串行的控制方式亦可类推得出。

附带一提，当一个晶体管串行(导电体)被选取时，除了在与其对应(相邻)的导电岛提供+2.5V的电压外，亦同时对与该些导电岛两侧的导电岛提供-7V的电压，以避免未被选取的晶体管串行(导电体)受到两侧具有正电压(+2.5V)的导电岛的影响。

例如：若要选取晶体管串行ST4时，将在导电岛ssl4、导电岛ssl5提供+2.5V的电压，作为选取晶体管串行ST4使用。另一方面，导电岛ssl3与导电岛ssl6则须提供-7V的负电压。这是为了避免晶体管串行ST3受到导电岛ssl3的正电压(+2.5V)影响，进而产生误动作；以及避免晶体管串行ST5受到导电岛ssl5的正电压(+2.5V)影响，进而产生误动作。

承上，图2的存储器结构为：在四层位垫上各自有8个晶体管串行(ST1～ST8)，且每一个晶体管串行STx各自对应于10个晶体管(存储单元)。若要选取一特定的晶体管(存储单元)时，透过位线(BL1～BL4)选取所在的位垫；透过串行选择导线(ssl～ss9)选择晶体管串行；以及透过字线(WL1～WL10)选择该特定的晶体管(存储单元)。

请参见图3，其是采用双栅极(IDG)的一种三维垂直栅极的存储器结构的立体图。存储器结构位于基板3上，存储器结构包含四个字线WL、四层位垫311、312、313、314。每一位垫包含两条导电体。字线平行于x方向，导电体平行于y方向，且每一个导电体均各自穿过每一个字线。在各个导电体和各个字线的交错处间，则形成介电层35，以避免字线与位线的信号发生干扰。实际应用时，存储器结构所包含的字线的数量、位线BL的数量、导电岛ssl的数量等，均不以此为限。

在图3中，除位垫(bit pad)增加为四层外，字线结构WL与串行控制信号(SSL)则与图1对应。因此，图3的每一层的晶体管串行的个数，以及晶体管(存储单元)的个数，均与图1对应。以下的图式中，均以点状底纹代表第一金属线ML1；以左上右下方向的斜线底纹代表第二金属线ML2；以及以右上左下方向的斜线底纹代表第三金属线ML3。此外，第二金属线ML2的位置高于第一金属线ML1的高度，且第三金属线ML3的位置高于第二金属线ML2的高度。

此图式包含四个阶梯垫，分别用于连接四个位垫311、312、313、314与四条位线BL1、BL2、BL3、BL4。其中，位垫311透过位垫导电插塞CONT1而电连接至位线BL1；位垫312透过位垫导电插塞CONT2而电连接至位线BL2；位垫313透过位垫导电插塞CONT3而电连接至位线BL3；位垫314透过位垫导电插塞CONT4而电连接至位线BL4。其中位线BL1、BL2、BL3、BL4均与y方向平行，且使用第三金属线ML3

此外，图3的每一层位垫311、312、313、31各自包含两个晶体管串行ST1、ST2。其中，晶体管串行ST1是根据传送至导电岛ssl、ssl2的电压而决定是否被选取；晶体管串行ST2是根据传送至导电岛ss2、ssl3的电压而决定是否被选取。

导电岛ssl1透过串行导电插塞VIAs11而电连接至第一金属线ML1，进而再透过串行导电插塞VIAs12而电连接至第二金属线ML2。同理，导电岛ssl2、ssl3、分别透过串行导电插塞VIAs21、VIAs31而电连接至第一金属线ML1，进而再透过串行导电插塞VIAs22、VIAs32而电连接至第二金属线ML2。换言之，用于导通各个导电岛ssl1、ssl2、ssl3的串行选择导线包含与y方向平行的第一金属线ML1，以及与x方向平行的第二金属线ML2。

其中，位线(BL1～BL4)将进一步连接至分页缓冲器(page buffer)。因此，位线的数量对应于可从存储器结构读取的数据量。在选取一个字线(WL)与一个晶体管串行后，可以同时透过不同位线(BL1～BL4)而在各层位垫311、312、313、314上，读取相对应的位置的晶体管(存储单元)所储存的数据。例如：透过位线BL1读取位于读取范围33最下层的晶体管(存储单元)；透过位线BL2读取位于读取范围33次下层的存储单元；透过位线BL3读取位于读取范围33次上层的晶体管(存储单元)；透过位线BL4读取位于读取范围33最下层的晶体管(存储单元)。由此可知，位垫的层数越多时，代表可以同时读出的数据量越多。连带的，存储器结构可以传输的数据量也就越大。在图3中，位垫的层数受到实作阶梯垫时的工艺难度所限制，连带使分页缓冲器(page buffer)能读取的数据量受到限制。

请参见图4，其是利用图3的三维垂直栅极结构连接至分页缓冲器与串行选择导线译码器的示意图。此图式相当于以图3为一基本结构，重复排列并组合后，再连接至分页缓冲器41与串行选择信号译码器43的情形。

存储器结构451、452、453、454以矩阵方式排列。每一个纵向相邻的存储器结构间，共同使用共享源极线CSL与位线BL。即，存储器结构451的共享源极线CSL相当于存储器结构452的位线BL；存储器结构453的共享源极线CSL相当于存储器结构454的位线BL。此外，每一个横向相邻的存储器结构间，必须相隔一段间隙。例如：存储器结构451与存储器结构453间必须存在一段间隙，存储器结构452与存储器结构452间必须存在一段间隙。透过间隙而区隔存储器结构的作法，方能在个别的存储器结构上选取串行选择导线SSL。换言之，存储器结构451、452、453、454的宽度必须受到限制，方能对多个存储器结构同时进行串行选择导线SSL的选取。

不同的位线对应于不同层的位垫，为了避免不同层的晶体管发生短路，存储器结构必须在各层位垫之间使用阶梯垫加以区隔。然而，如果存储器结构在x方向的宽度为固定，又想要增加阶梯垫的个数，代表阶梯垫结构的间距必须缩小。例如：若要将存储器结构内的位垫由八层提升至十六层，则需在相同宽度内施作，但是过窄的阶梯垫并不容易在存储器工艺中施作。

基于位垫宽度有限而无法任意无限制增加阶梯垫结构的缘故，导致存储器结构所能使用的位垫的层数受到限制。也因此，透过位垫层数而使整体读取速度增加的作法，仍受到阶梯垫结构的宽度限制。也因此，采用图3的作法时，导致分页缓冲器(page buffer)所能读取的数据量受到限制。

请参见图5，其是采用双栅极(IDG)的另一种三维垂直栅极的存储器结构的立体图。存储器结构位于基板5上，实际应用时，存储器结构中的字线WL的数量、位线BL的数量、导电岛ssl的数量等，均不以此为限。

此图式包含四个阶梯状的导电结构，分别对应于四个位垫511、512、513、514。其中，位垫511透过位垫导电插塞CONT1电连接至第一金属线ML1、位线导电插塞VIAb1与第二金属线ML2形成的位线BL1；位垫512透过位垫导电插塞CONT2电连接至第一金属线ML1、位线导电插塞VIAb2与第二金属线ML2形成的位线BL2；位垫513透过位垫导电插塞CONT3电连接至第一金属线ML1、位线导电插塞VIAb3与第二金属线ML2形成的位线BL3；位垫514透过位垫导电插塞CONT4电连接至第一金属线ML1、位线导电插塞VIAb4与第二金属线ML2形成的位线BL4。

由图5可以看出，传导位垫511、512、513、514的电压的位线(BL1～BL4)，会先透过位垫导电插塞(CONT1～CONT4)而连接至往y方向的正方向延伸的第一金属线ML1。其后，位线(BL1～BL4)再透过往位线导电插塞(VIAb1～VIAb4)而连接至往x方向的正方向延伸的第二金属线ML2。通过此种连接方式，位线(BL1～BL4)将延伸至在y方向的正方向相邻的另一个存储器结构(未绘式)的上方(z方向的正方向)。

此外，图5的每一层位垫511、512、513、514各自包含两个晶体管串行，且这两个晶体管串行是根据导电岛(串行选择导线)ssl、ssl2、ssl3的电压而决定是否被选取。导电岛ssl1透过串行导电插塞VIAs1而电连接至与y方向平行的第三金属线ML3；导电岛ssl2透过串行导电插塞VIAs2而电连接至与y方向平行的第三金属线ML3；导电岛ssl3透过串行导电插塞VIAs3而电连接至与y方向平行的第三金属线ML3。

由图5可以看出，用于导电岛ssl、ssl2、ssl3的电压的串行选择导线SSL，会先透过串行导电插塞(VIAs1～VIAs3)而连接至往y方向的正方向延伸的第三金属线ML1。通过此种连接方式，串行选择导线SSL将延伸至在y方向的正方向相邻的另一个存储器结构的上方(z方向的正方向)。

其中，位线(BL1～BL4)将进一步连接至分页缓冲器(page buffer)(未绘式)。因此，位线的数量对应于可从存储器结构读取的数据量。在选取一个字线(WL)与一个晶体管串行后，可以同时透过不同位线(BL1～BL4)而读取在各层位垫上，相对应的位置的存储单元所储存的数据。例如：透过位线BL1读取位于读取范围43最下层的存储单元；透过位线BL2读取位于读取范围43次下层的存储单元；透过位线BL3读取位于读取范围43次上层的存储单元；透过位线BL4读取位于读取范围43最下层的存储单元。

与图3相较，此图式改变位线BL与串行选择导线SSL的连接方式。位线BL1、BL2、BL3、BL4先连接至第一金属线ML1而沿第y方向延伸后，再转向与x方向平行的第二金属线ML2。此外，串行选择导线SSL连接至沿y方向延伸的第三金属线ML3。其中，串行选择导线SSL与位线BL1、BL2、BL3、BL4均延伸至在y方向的正方向相邻的另一个存储器结构的上方(z方向的正方向)。

根据本发明的构想，闪存的其它存储器结构均采用类似图5的架构。即，与每一个存储器结构对应的位线BL与串行选择导线SSL并不是位在该存储器结构的上方，而是延伸至另一相邻(位在该存储器结构的y方向的正方向)的存储器结构的上方。一般而言，闪存内部会有虚设(dummy)存储器结构，是故，此种架构并不会额外占用闪存的空间。

一般说来，存储器结构内的字线的数量均多于导电体的数量。例如，字线的数量为64，导电体的数量为16。连带的，存储器结构在y方向的宽度通常均大于x方向的宽度。采用图5的架构时，可进一步将位线BL的数量增加至与字线WL数量相同。换言之，图5架构可搭配使用的位垫的层数亦可同步增加至64层。

请参见图6A，其是位线BL依序沿y方向和x方向延伸至分页缓冲器的俯视图。此图式假设一存储器结构651共有四层位垫。BL1连接至最底层的位垫；BL2连接至次底层的位垫；BL3连接至次高层的位垫；BL4连接至最高层的位垫。在图6A上方，以粗黑线边框标示的第一金属线ML1，代表在与图中的存储器结构651实际连接的位线BL1、BL2、BL3、BL4。

如前所述，存储器结构651的位线BL1、BL2、BL3、BL4会延伸至位在y方向的正方向相邻的存储器结构(未绘示)的上方。因此，若要选取图6A中的存储器结构，需透过图中朝上延伸的位线BL1、BL2、BL3、BL4。另一方面，此图式以虚线外框搭配粗黑虚线的箭头方向表示的位线(BL1′、BL2′、BL3′、BL4′)则是用于搭配在存储器结构651的y方向的负方向相邻的另一存储器结构(未绘示)使用。

由图6A可以看出，位线(BL1′、BL2′、BL3′、BL4′)是以下方的存储器结构为起点，先平行y方向朝上延伸至存储器结构651后后，再转向侧边沿平行x方向连接至分页缓冲器(未绘式)。

附带一提的是，此图式假设先位线(BL1～BL4、BL1′～BL4′)被连接至第一金属线ML1而沿y方向的正方向延伸后，再转向与x方向平行的第二金属线ML2，透过第二金属线ML2连接至分页缓冲器。实际应用时，导电插塞连接位垫、第一金属线ML1与第二金属线ML2的先后顺序亦可替换。即，位垫先透过导电插塞连接至第二金属线ML2，之后再透过导电插塞连接至第一金属线ML1。此时的第一金属线ML1平行于x方向、第二金属线ML2平行于y方向。

请参见图6B，其是串行选择导线SSL沿y方向延伸至串行选择导线译码器的俯视图。来自下方的存储器结构的串行选择导线SSL信号(ssl1′、ssl2′、ssl3′、ssl4′、ssl5′、ssl6′、ssl7′、ssl8′、ssl9′)延伸至存储器结构651的上方，并进一步连接至串行选择信号译码器63。存储器结构651的串行选择导线SSL信号(ssl1、ssl2、ssl3、ssl4、ssl5、ssl6、ssl7、ssl8、ssl9)。

请参见图7，其是结合图6A、图6B的位线BL与串行选择导线SSL的存储器结构的示意图。由此图式可以看出，在y方向上的字线的排列空间可用于排列位线BL。因为字线的数量相对较多，采用此种排列方式可增加搭配使用的位线BL数量。实际应用时，字线的数量并不以此为限。例如，一般说来，字线的数量可为64条。则，本发明的位线可维持既有的阶梯垫的宽度下，进一步将位线增加至64条，提升读取至分页缓冲器的数据量。位线BL采用此种排列方式时，位垫之间的阶梯垫间距仍可维持一定宽度，并不会影响存储器工艺的难度。

虽然在图7中，分页缓冲器61与字符驱动器67的位置是分别位在存储器结构的x方向的两侧，但并不以此为限。例如，将字线改为向右延伸，并将位线改为向左延伸。连带的，将分页缓冲器61设置于存储器结构的左侧，以及将字符驱动器67设置于存储器结构的右侧。

请参见图8，其是对多个本发明的存储器结构进行控制的示意图。存储器装置85包含多个依序排列的存储器结构851、852，与图4相较，此处的存储器结构851、852在x方向上的宽度较宽。每一个相邻的存储器结构间，共同使用共享源极线CSL。例如：存储器结构851的共享源极线CSL亦为存储器结构852的共享源极线CSL。

请参见图9，其是于存储器阵列中，采用本发明的多个存储器结构的示意图。多个存储器结构以成列的方式排列。其中，各个存储器结构的位线BL沿x方向连接至图9右侧分页缓冲器81；各个存储器结构的串行选择导线SSL沿y方向连接至图9上方串行选择信号译码器83；各个存储器结构的字线WL沿x方向连接至图9左侧的字线驱动器87。

采用本构想的存储器结构时，每一个串行选择导线SSL可独立输出，并不会限制读取范围的宽度。也因此，不需要针对阶梯垫的尺寸进行限缩。再者，因为位线BL是利用字线WL上方的空间，让每一个存储器结构可用于设置位线BL的空间增加。连带的，让存储器结构内可排列的位线BL的数量大幅提升。据此，分页缓冲器81对存储器结构可同时读取的数据量(相当于一个分页所能读取的内容)也增加，进而提升整体的读取速度。

以本发明构想的存储器结构为基础，还可再进一步的搭配其他方式增加读取速度。图10、图11、图12是分别就三个维度进行改善后，进一步提升读取速度的例子。

请参见图10，其是对存储器结构进行分割，进而在在x方向提升分页缓冲器的数据读取量的示意图。透过分割的方式，让分页缓冲器81a同时对多个存储器结构进行读取。由于每一个存储器结构对应输出一组串行选择导线SSL，且透过分割方式使存储器结构的行量增加，让分页缓冲器81a连接的串行选择导线SSL的总数量增加。例如：图10使用两行存储器结构。

由于与分页缓冲器81a相连的串行选择导线SSL数量增加，让分页缓冲器81a能够同时读取的数据量也同步增加。实际应用时，x方向上的存储器结构的个数并不以两个为限。在x方向切割的数量越多时，分页缓冲器能同时读取的串行选择导线SSL的组数也随着增加。

请参见图11，其是增加存储器结构个数，进而在y方向提升分页缓冲器的数据读取量的示意图。此图式透过在y方向增加存储器结构的个数，使得连接至分页缓冲器81b的串行选择导线SSL总数量增加。实际应用时，在y方向增加的存储器结构的列数越多时，分页缓冲器81b能同时读取的串行选择导线SSL的组数也随着增加。连带的，让分页缓冲器81b能同时读取的分页的数据量也同步增加。

请参见图12，其是增加位垫的层数，进而在z方向提升分页缓冲器的数据读取量的示意图。此图式透过在z方向增加位垫总共的层数，使得连接至分页缓冲器81c的串行选择导线SSL总数量增加。实际应用时，在z方向增加的位垫的层数越多时，分页缓冲器能同时读取的串行选择导线SSL的组数也随着增加。连带的，让分页缓冲器81c能同时读取的分页的数据量也同步增加。

承上，本发明确实能在不增加工艺复杂的情况下，大幅提升分页缓冲器的读取速度。此外，还可以针对不同维度而进一步提升读取速度。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器结构，设置于一基板上，该存储器结构包含：

多个字线，沿一第一方向平行设置于该基板上；

一第一位垫，包含与一第二方向平行的多条第一导电体，其中这些第一导电体穿过各字线；

一第一介电层，形成于这些第一导电体和这些字线的交错处间；

一第一位线，电连接于该第一位垫，其是依序沿该第二方向和该第一方向延伸；

多个导电岛，设置在该第一位垫的一侧，并与这些第一导电体彼此交错；以及

多个串行选择导线，分别电连接于各该导电岛，其中这些串行选择导线是沿该第二方向延伸至该存储器结构外。

2.根据权利要求1所述的存储器结构，其中更包含：

一第二位垫，平行设置于该第一位垫的上方，包含与该第二方向平行的多条第二导电体，其中这些第二导电体均穿过各字线；

一第二介电层，形成于这些第二导电体和这些字线的交错处间；以及

一第二位线，电连接于该第二位垫，其是依序沿该第二方向和该第一方向延伸。

3.根据权利要求2所述的存储器结构，其中这些第二导电体的数量是与这些第一导电体的数量相等，且各该第二导电体的位置是分别对应于各该第一导电体的位置上方。

4.根据权利要求1所述的存储器结构，其中更包含：

一第一位垫导电插塞，沿一第三方向设置并电连接该第一位线与该第一位垫；以及

一第一位线导电插塞，沿该第三方向设置并电连接该第二方向与该第一方向的该第一位线。

5.根据权利要求1所述的存储器结构，其中更包含：

多个串行导电插塞，沿一第三方向设置，分别用于电连接各该串行选择导线与各该导电岛。

6.根据权利要求1所述的存储器结构，其中该第一位线被电连接于一分页缓冲器，且该分页缓冲器是位于该存储器结构的该第一方向的侧边。

7.根据权利要求1所述的存储器结构，其中这些串行选择导线被电连接于一串行选择译码器，且该串行选择译码器是位于该存储器结构的该第二方向的侧边。

8.根据权利要求1所述的存储器结构，其中该第一位线与这些串行选择导线是延伸至与该存储器结构相邻的另一存储器结构的上方。

9.根据权利要求1所述的存储器结构，其中

该第一位线是在该第二方向使用一第一金属线，并在该第一方向使用一第二金属线；或

该第一位线是在该第二方向使用该第二金属线，并在该第一方向使用该第一金属线，其中该第二金属线的位置高于该第一金属线的位置。

10.根据权利要求9所述的存储器结构，其中这些串行选择导线是使用一第三金属线，且该第三金属线的位置高于该第二金属线的位置。