CN105846787A - 实现基于cmos反相器的光学互阻抗放大器的方法和电路 - Google Patents

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Abstract

提供了用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的方法和电路。在反馈配置中提供运算放大器，其通过调节反相器电源促使CMOS反相器的输入为设置的电压电平。光检测器查看到更加稳定的偏置电压，并且光检测器的响应率更加强健，并且TIA在工艺角上具有改善的性能。

Description

实现基于CMOS反相器的光学互阻抗放大器的方法和电路
技术领域
本发明一般地涉及数据处理领域，并且更具体地，涉及用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置(bias)配置的方法和电路、以及主体电路位于其上的设计结构。
背景技术
图1示出了在反馈中具有电阻器的互补金属氧化物半导体(CMOS)反相器，其通常被用作互阻抗放大器(TIA)以用于光检测器输出电流的初始电流到电压转换和放大。尽管被建造为具有连接到光检测器的反馈电阻器的反相器的TIA将使得光检测器偏置在VDD的1/2处，但所述配置具有若干缺点。
首先，该输入的偏置电压取决于匹配NFET和PFET器件的相对驱动强度。如果由于工艺变化，PFET强度的比NFET的强度高，则输入将高于1/2VDD，而如果相反发生、并且NFET是更强的器件，则输入将低于1/2VDD。
光检测器响应率和DC偏置电流是需要被严格控制的两个重要参数。当TIA输入偏置不被调节时，对这些参数的控制是难以实现的。
存在对用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的方法和电路的需求。
发明内容
本发明的主要方面是提供一种用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的方法和电路、以及主体电路位于其上的设计结构。本发明的其它重要的方面是提供基本上没有负面影响并且克服现有技术的布置的许多缺点的这样的方法、电路和设计结构。
简单来说，提供了用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的方法和电路。运算放大器被提供在反馈配置中，其通过调节反相器电源而促使TIA CMOS反相器的输入为设置的电压电平。光检测器查看到(see)更加稳定的偏置电压，并且光检测器的响应率更加强健，并且TIA在工艺角(process corner)上具有改善的性能。
根据本发明的特征，基于CMOS反相器的光学互阻抗放大器(TIA)包括光检测器、由串联连接的P沟道场效应晶体管(PFET)和N沟道场效应晶体管(NFET)和相关联的反馈电阻器构成的TIA以及由串联连接的PFET和NFET和反馈电阻器构成的副本TIA。
根据本发明的特征，反馈运算放大器将栅极输入提供到反馈PFET，所述反馈PFET连接在电压供应电极VDD、以及TIA串联连接的PFET和NFET和副本TIA串联连接的PFET和NFET的公共源极连接之间。反馈运算放大器和反馈PFET为TIA提供电流偏置和电源电压调节。反馈运算放大器具有足够高的增益以使得TIA输入被偏置到1/4 VDD处，并且反馈PFET提供偏置电流以运行副本TIA和光检测器连接的TIA两者。由于TIA和副本TIAPFET相等大小、并且TIA和副本TIA NFET相等大小，所以在光检测器连接的TIA处的输入偏置也被设置为1/4 VDD。应注意的是，在这里选择1/4VDD并且其由3R/R分压器产生，但可以使用另一参考电压，诸如带隙或其它的参考电压。此外，在一些条件下也可以选择除了1/4 VDD以外的电压。
根据本发明的特征，反馈运算放大器将栅极输入提供到连接在接地轨以及TIA NFET和副本TIA NFET的公共源极连接之间的反馈NFET。
附图说明
从在附图中示出的本发明的优选实施例的以下详细的说明中可以最佳地理解本发明以及以上和其它目标和优点，其中：
图1是用于基于CMOS反相器的光学互阻抗放大器(TIA)的传统的偏置配置的示意图和框图；
图2是根据优选的实施例的用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的示例电路的示意图和框图；
图3是根据优选的实施例的用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的图2的示例电路的框图；
图4是根据优选的实施例的用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的另一示例电路的示意图和框图；
图5是根据优选的实施例的用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的图4的示例电路的框图；以及
图6是用在半导体设计、制造和/或测试中的设计过程的流程图。
具体实施方式
在下面的对本发明的实施例的详细说明中，参考附图，所述附图示出了通过其可以实践本发明的示例实施例。应理解的是，可以使用其它实施例并且可以作出结构性的改变而不脱离本发明的范围。
这里所使用的术语仅是为了描述特定实施例的目的，而不意欲限制本发明。如这里所使用的，单数形式“一”、“一个”和“所述”意欲也包括复数形式，除非上下文清楚地另有说明。还将理解的是，当用在本说明书中时，术语“包括”和/或“包含”指明所述的特征、整数、步骤、操作、元件和/或组件的存在，但是不排除其它特征、整数、步骤、操作、元件、组件和/或其组合的一个或多个的存在或增加。
根据本发明的特征，提供了用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的方法和电路、以及主体电路位于其上的设计结构。
现在参考附图，在图2中，示出了根据优选的实施例的用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的一般由参考符号200指示的示例电路。
电路200是基于CMOS反相器的光学互阻抗放大器(TIA)，包括：光检测器202、D1；由串联连接的P沟道场效应晶体管(PFET)204和N沟道场效应晶体管(NFET)206以及相关联的反馈电阻器208形成的TIA；以及由串联连接的PFET 212和NFET 214以及反馈电阻器216形成的副本TIA。
电路200包括反馈运算放大器218，所述反馈运算放大器218提供栅极输入到反馈PFET 220，所述反馈PFET 220连接在电压供应电极VDD、以及TIA串联连接的PFET 204和NFET 206以及副本TIA串联连接的PFET 212和NFET 214的公共源极连接之间。反馈运算放大器218和反馈PFET 220提供用于TIA的电流偏置和电源电压调节。反馈运算放大器218具有足够的增益以使得TIA输入被偏置到1/4 VDD，并且反馈PFET 220提供偏置电流以运行副本TIA和光检测器连接的TIA两者。由于TIA和副本TIA PFET 204、212相等大小并且TIA和副本TIA NFET 206、214相等大小，所以在光检测器202连接的TIA处的输入偏置也被设置为1/4 VDD。应注意的是，在这里选择1/4 VDD并且其由串联连接的电阻器222、3R和电阻器224、R形成的分压器产生，但可以使用另一参考电压，诸如带隙或其它的参考电压。此外，在一些条件下也可以选择除了1/4 VDD以外的电压。
参考图3，示出了根据优选的实施例的用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的一般由参考符号300指示的示例电路。图3是基于例如图2中示出的电路200的TIA的整个信号路径的框图。
如所示，电路300包括信号检测器302、信号TIA 304、副本TIA 306、TIA电源调节器308、参考电压310和限幅放大器(limiting amplifier)312。例如，图2的电路200实现如图3所示的信号检测器302、信号TIA 304、副本TIA 306、TIA电源调节器308、驱动限幅放大器312的参考电压310。如图2和3两者所示，可以选择性地选择示出的偏置电压TIA和副本TIA以及1/4 VDD共模电压(common mode voltage)的输出V TIA，并且取决于应用也可以提供另外的电压。
参考图4，示出了根据优选的实施例的用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的一般由参考符号400指示的另一示例电路。
电路400是另一基于CMOS反相器的光学互阻抗放大器(TIA)，包括：光检测器402、D1；由串联连接的P沟道场效应晶体管(PFET)404和N沟道场效应晶体管(NFET)406以及相关联的反馈电阻器408形成的TIA；以及由串联连接的PFET 412和NFET 414以及反馈电阻器416形成的副本TIA。
反馈运算放大器418提供栅极输入到反馈NFET 420，所述反馈NFET420连接在接地轨以及TIA NFET 406和副本TIA NFET 414的公共源极连接之间。反馈运算放大器418和反馈NFET 420为TIA提供电流偏置和电源电压调节。由于TIA和副本TIA PFET 404、412相等大小并且TIA和副本TIANFET 406、414相等大小，所以在光检测器402连接的TIA处的输入偏置也被设置为3/4 VDD。
应注意的是，在这里选择3/4 VDD并且其由串联连接的电阻器422、R和电阻器424、3R形成的分压器产生，但可以使用另一参考电压，诸如带隙或其它的参考电压。此外，在一些条件下也可以选择除了3/4VDD以外的电压。
参考图5，示出了根据优选的实施例的用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的一般由参考符号500指示的示例电路。图5是基于例如如图4中所示的TIA的整个信号路径的框图。
如所示，电路500包括信号检测器502、信号TIA 504、副本TIA 506、TIA电源调节器508、参考电压510和限幅放大器512。例如，信号检测器502、信号TIA 504、副本TIA 506、TIA电源调节器508、参考电压510由图4的电路400实现。例如，电路400又驱动限幅放大器512(未在图4中示出)，并且然后最终的片外驱动器(off chip driver)。
应理解的是，供应到检测器的3/4和1/4 VDD电压是示例设计选择值，并且不一定是固定的。
图6示出了示例设计流程600的框图。设计流程600可以取决于被设计的IC的类型而变化。例如，用于建造专用IC(ASIC)的设计流程600可能与用于设计标准组件的设计流程600不同。设计结构602优选地是对设计过程604的输入，并且可以来自IP供应商、内核开发者或其它设计公司、或者可以由设计流程的操作者产生或来自其它来源。设计结构602包括以电路图或HDL、硬件描述语言的形式的电路200、300、400和500，所述硬件描述语言例如Verilog、VHDL、C等。设计结构602可以被包含在一个或多个机器可读介质上。例如，设计结构602可以是电路200、300、400和500的文本文件或图形表示。设计过程604优选地将电路200、300、400和500合成或翻译为连线表(netlist)606，其中连线表606例如是一系列的电线、晶体管、逻辑栅极、控制电路、I/O、模型等，其描述到集成电路设计中的其它元件和电路的连接并且被记录在至少一个机器可读介质上。这可以是其中取决于电路的设计规格和参数而将连线表606重新合成一次或多次的迭代过程。
设计过程604可以包括使用多种输入；例如，来自元件库608的输入，该元件库608可以覆盖(house)一组常用的元件、电路和器件，包括诸如不同的技术节点——14nm、22nm、32nm、45nm、90nm等的对于给定制造技术的模型、布局和符号化表示、设计规格610、特征化数据612、验证数据614、设计规则616和可以包括测试模式和其它测试信息的测试数据文件618。设计过程604例如还可以包括标准电路设计过程，诸如定时分析、验证、设计规则检验、放置和路由操作等。集成电路设计领域的普通技术人员可以理解在设计过程604中所使用的电子设计自动化工具和应用的可能的程度而不脱离本发明的范围和精神。本发明的设计结构不限于任何特定的设计流程。
设计过程604优选地将图2、3、4和5中示出的本发明的实施例以及任何额外的集成电路设计或数据(如果可应用的)转化为第二设计结构620。设计结构620以用于交换集成电路的布局数据的数据格式而位于贮存介质上，例如，以GDSII(GDS2)、GL1、OASIS或任何其它合适的格式贮存的信息以用于贮存这样的设计结构。设计结构620可以包括信息，诸如例如，测试数据文件、设计内容文件、制造数据、布局参数、电线、金属层、通孔、形状、通过制造线而路由的数据以及半导体制造商所要求的以制造如图2、3、4和5所示的本发明的实施例的任何其它数据。设计结构620可以然后进行到阶段622，其中例如，设计结构620进行到下线(tape-out)，被释放到制造；被释放到掩模屋；被送到另外的设计屋；被送回到客户等。
尽管已经参考在附图中示出的本发明的实施例的细节描述了本发明，但是这些细节不意欲限制如在所附权利要求中所要求的本发明的范围。

Claims (20)

1.一种用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的方法，包括：
提供互阻抗放大器(TIA)和副本TIA，所述TIA由反相器和第一反馈电阻器和光检测器输入构成，并且所述副本TIA由具有第二反馈电阻器的副本反相器构成；以及
在反馈配置中提供运算放大器以用于调节在所述TIA的光检测器输入处的设置的电压电平。
2.如权利要求1所述的方法，其中提供所述互阻抗放大器(TIA)和副本TIA包括提供由串联连接的P沟道场效应晶体管(PFET)和N沟道场效应晶体管(NFET)以及所述相关联的反馈电阻器形成的所述TIA和副本TIA的每一个。
3.如权利要求2所述的方法，包括提供所述运算放大器，所述运算放大器具有接收由分压器产生的设置的电压电平的第一输入，所述分压器由连接在电压轨VDD和接地轨之间的串联连接的电阻器形成。
4.如权利要求1所述的方法，其中在反馈配置中提供运算放大器以用于调节在所述TIA的光检测器输入处的设置的电压电平包括提供具有接收设置的电压电平的第一输入以及接收所述副本TIA的输入的第二输入的所述运算放大器。
5.如权利要求4所述的方法，包括提供从所述运算放大器的输出接收栅极输入的场效应晶体管(FET)，并且所述FET向所述TIA和所述副本TIA提供电压基准。
6.如权利要求5所述的方法，其中提供从所述运算放大器的输出接收栅极输入的所述FET包括提供连接在接地轨以及所述TIA NFET和所述副本TIA NFET的公共源极连接之间的N沟道场效应晶体管(NFET)。
7.如权利要求5所述的方法，其中提供从所述运算放大器的输出接收栅极输入的所述FET包括提供连接在所述TIA PFET和所述副本TIA PFET的公共源极连接以及电压轨VDD之间的P沟道场效应晶体管(PFET)。
8.一种用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的电路，包括：
互阻抗放大器(TIA)和副本TIA，所述TIA由反相器和第一反馈电阻器和光检测器输入构成，并且所述副本TIA由具有第二反馈电阻器的副本反相器构成；以及
在反馈配置中的运算放大器，用于调节在所述TIA的光检测器输入处的设置的电压电平。
9.如权利要求8所述的电路，其中在所述反馈配置中的运算放大器通过调节反相器电源而促使所述TIA反相器的输入成为设置的电压电平。
10.如权利要求8所述的电路，包括具有接收设置的电压电平的第一输入和接收所述副本TIA的输入的第二输入的所述运算放大器，并且所述设置的电压电平通过由连接在电压轨VDD和接地轨之间的串联连接的电阻器形成的分压器产生。
11.如权利要求8所述的电路，包括从所述运算放大器的输出接收栅极输入的场效应晶体管(FET)，并且所述FET向所述TIA和所述副本TIA提供电压基准。
12.如权利要求11所述的电路，其中从所述运算放大器的输出接收栅极输入的所述FET包括连接在接地轨以及所述TIA NFET和所述副本TIANFET的公共源极连接之间的N沟道场效应晶体管(NFET)。
13.如权利要求11所述的电路，其中从所述运算放大器的输出接收栅极输入的所述FET包括连接在接地轨和电压轨VDD以及所述TIA PFET和所述副本TIA PFET的公共源极连接之间的P沟道场效应晶体管(PFET)。
14.一种实现在用于设计过程中的非瞬时性机器可读介质中的设计结构，所述设计结构包括：
有形地实现在用于设计过程中的所述非瞬时性机器可读介质中的电路，所述电路用于实现基于CMOS反相器的光学互阻抗放大器(TIA)的增强的偏置配置的，所述电路包括：
互阻抗放大器(TIA)和副本TIA，所述TIA由反相器和第一反馈电阻器和光检测器输入构成，并且所述副本TIA由具有第二反馈电阻器的副本反相器构成；以及
在反馈配置中的运算放大器，用于调节在所述TIA的光检测器输入处的设置的电压电平，其中所述设计结构当被读取并且用在半导体芯片的制造中时产生包括所述电路的芯片。
15.如权利要求14所述的设计结构，其中所述设计结构包括描述所述电路的连线表。
16.如权利要求14所述的设计结构，其中所述设计结构作为用于集成电路的布局数据的交换的数据格式而位于贮存介质上。
17.如权利要求14所述的设计结构，其中所述设计结构包括测试数据文件、特征化数据、验证数据或设计规格的至少一个。
18.如权利要求14所述的设计结构，包括具有接收设置的电压电平的第一输入和接收所述副本TIA的输入的第二输入的所述运算放大器，并且所述设置的电压电平通过由连接在电压轨VDD和接地轨之间的串联连接的电阻器形成的分压器产生。
19.如权利要求14所述的设计结构，包括从所述运算放大器的输出接收栅极输入的P沟道场效应晶体管(PFET)，并且所述PFET连接在电压轨VDD以及TIA PFET和副本TIA PFET的公共源极连接之间。
20.如权利要求14所述的设计结构，包括从所述运算放大器的输出接收栅极输入的N沟道场效应晶体管(NFET)，并且所述NFET连接在接地以及TIA NFET和副本TIA NFET的公共源极连接之间。
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