CN105830214A - 具有分离沟道的漏极延伸的mos晶体管 - Google Patents

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Abstract

提供了一种包括漏极延伸的金属氧化物半导体(DEMOS)和低压金属氧化物半导体(LV_MOS)器件二者的电路及其制作方法。在一个实施例中，DEMOS器件包括第一沟道、栅极、第二沟道和漏极延伸部，其中第二沟道被分成第一部分和第二部分，并且其中第二沟道的第一部分在栅极下面终止，并且远离漏极延伸部被隔开。其他实施例也被描述。

Description

具有分离沟道的漏极延伸的MOS晶体管
相关申请的交叉引用
本申请是于2014年9月24日提交的美国专利申请第14/494,917号的国际申请，其根据35U.S.C.119(e)要求于2014年1月10日提交的美国临时专利申请第61/925,958号的优先权的权益，其全部都通过引用将其整体并入本文。
技术领域
本公开大体上涉及半导体器件的制造，并且尤其涉及具有分离沟道的漏极延伸的金属氧化物半导体(DEMOS)晶体管，其使用现有的互补金属氧化物半导体(CMOS)工艺整体制造且适用于诸如非易失性存储器(NVM)的器件高电压(HV)电路。
背景
虽然许多类型的集成电路可设计成利用单个内电压运行，但经常期望的是提供包括在两个或更多个不同的电压电平处运行的器件(例如，晶体管以及无源电路元件)的集成电路(IC)。这种IC的例子包括非易失性存储器(NVM)以及包括NVM或闪存宏(flashmacro)或存储器的IC，诸如微控制器、微处理器或片上可编程系统(PSOC)。这样的电路通常包括在逻辑和/或开关应用中使用并且被设计成在低于大约2.5到大约3.3伏特(V)的电压处运行的低压金属氧化物半导体(LV_MOS)晶体管，以及在NVM应用(诸如电荷泵、HV开关、扇形选择器、输入/输出(I/O)单元或驱动器)中使用并且通常被设计成在大约9V或更高的电压处运行的其他高压金属氧化物半导体(HV_MOS)晶体管。
一种将HV_MOS晶体管集成到这样的电路中的方法包括引入漏极延伸(DE)架构以提供用于高功率和高电压应用的具有较高击穿电压(BV)的晶体管。简言之，在DE晶体管中，漏极通过注入在反向偏压期间耗尽的低掺杂半导体区域来延伸，从而允许在衬底中的漏极延伸上的电压大幅下降，并从而将穿过栅氧化层的电场降低到安全水平。在现有的互补金属氧化物半导体(CMOS)工艺流程中，使用掩模和在基线工艺中从其他器件借用的注入剂来完成DE注入。然而，由于晶体管的尺寸发展到小于65纳米(nm)，因此这些掩模和注入剂中的许多都不能使用。相反，仅使用阱掩模(既包括深注入又包括浅注入)，并且光晕/尖端注入被用来控制晶体管的阈值电压(VT)。
因此，存在对用于形成具有高BV的DEMOS晶体管的方法的需求，该方法与制造65nm和超过65nm的晶体管的工艺流程相兼容。还希望该方法基本上不再引入任何新的掩模和/或注入步骤到工艺流程。
概述
描述了形成包括非易失性存储器(NVM)设备、低压金属氧化物半导体(LV_MOS)器件的电路方法及其制造方法。在一个实施例中，DEMOS器件包括第一沟道、栅极、第二沟道和漏极延伸部，其中第二沟道被分成第一部分和第二部分，并且其中第二沟道的第一部分在栅极下面终止，并且远离漏极延伸部被隔开。
附图简述
本发明的实施例将从以下的详细描述以及从下面提供的附图和所附权利要求中得到更加充分地理解，其中：
图1A为示出了包括在漏极延伸的P型MOS(DEPMOS)晶体管的栅极下面终止的N型阱(NWELL)的DEPMOS晶体管或设备的实施例的横截面图的框图；
图1B为示出了包括邻近于DEPMOS晶体管的栅极的边缘终止的NWELL的DEPMOS晶体管的另一个实施例的横截面图的框图；
图2为示出了包括在漏极延伸的N型MOS(DENMOS)晶体管的栅极下面终止的PWELL的DENMOS晶体管的实施例的横截面图的框图；
图3为根据本公开的实施例示出了用于DEPMOS晶体管的应用的闪存宏或存储器的框图；
图4为根据本公开的实施例示出了用于DEPMOS晶体管在存储器阵列和位线驱动器二者中的应用的NVM的一部分的框图；
图5为根据本公开的实施例示出了使用独立的注入步骤制造包括非易失性存储器(NVM)晶体管、低压金属氧化物半导体(LV_MOS)晶体管和漏极延伸的P型MOS(DEPMOS)晶体管的电路的方法的实施例的流程图；
图6A-6K为示出了由图5的流程图的方法形成的电路的一部分的横截面图的框图；
图7为根据本公开的另一个的实施例示出了使用单一注入以同时形成用于DEMOS晶体管的沟道区和漏极延伸部来制造包括NVM晶体管和DEMOS晶体管的电路的方法的流程图；
图8为显示了用于ESD脉冲穿过ESD晶体管的漏极周围的ESD注入的放电路径的静电放电(ESD)保护电路的实施例的示意图；
图9为示出了使用CMOS工艺流程中现有的ESD注入步骤来制造包括NVM晶体管、静电放电(ESD)电路中的MOS晶体管和DEMOS晶体管的电路的方法的实施例的流程图；以及
图10A-10D为示出了由图9的流程图的方法形成的电路的一部分的横截面图的框图。
具体描述
本公开通常针对漏极延伸的金属氧化物半导体(DEMOS)晶体管及其制造方法。
现在将参照许多图示来描述DEMOS晶体管及其制造方法的各个实施例。实施例包括在单个衬底上同时形成DEMOS晶体管和低压或普通的金属氧化物半导体(MOS)晶体管，以及非易失性存储器(NVM)晶体管的方法以用于许多不同的电路和应用。在特定的实施例中，在输入/输出(I/O)单元中或在用于NVM器件的驱动器中，DEMOS晶体管可被整体地形成在与NVM晶体管和LV_MOS晶体管相同的衬底中。
在以下的描述中，出于解释的目的，大量具体的细节被阐述以便提供对本发明的彻底理解。然而，本发明可以在没有这些具体细节的情况下被实践，这对于本领域的技术人员来说是明显的。在其他实例中，公知的结构和技术未详细示出或以框图形式被显示，以避免不必要地模糊对本说明书的理解。
在说明书中，对“一个实施例”或“实施例”的引用，意为结合实施例所描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在说明书中各个地方出现的短语“在一个实施例中”不一定都指代相同的实施例。如本文所用的耦合的术语可包括直接地电连接两个或更多个部件或元件，或通过一个或多个中间部件间接地连接。
本文所用的术语“在...之上”、“在...之下”、“在...之间”和“在...上”是指一个层相对于其他层的相对位置。因此，例如，沉积或设置在另一个层之上或之下的一个层可以是与其它层直接接触或可具有一个或多个中间层。此外，在层之间沉积或设置的一个层可以是与其它层直接接触或可具有一个或多个中间层。相反地，在第二层“上”的第一层与第二层接触。另外，一个层相对于其它层的相对位置是在假定相对于起始衬底操作淀积、修改和移除膜而不考虑衬底的绝对方向的情况下被提供。
漏极延伸的高压晶体管在期望提供穿过晶体管的较高的漏极击穿电压(BV)的应用中和/或在期望降低穿过栅极至漏极延伸部边缘的电压下降的量的应用中是有用的。优选地，本公开的晶体管和方法在不修改现有的工艺和设备架构(例如栅氧化物的厚度)的情况下使高漏极电压操作成为可能。更优选地，使用现有的CMOS工艺，DEMOS晶体管被制成为包括在同一半导体衬底或晶圆上同时制成的低压或普通的MOS晶体管以及NVM晶体管的互补金属氧化物半导体电路的一部分。
现在将参照图1A到图2更详细地描述根据本公开的各种实施例的DEMOS晶体管。特别地，图1A是示出了包括P型沟道(P沟道)和在深NWELL(DNWELL)中的N型阱(NWELL)的漏极延伸的P型MOS(DEPMOS)晶体管或器件的实施例的横截面图的框图，其中在NWELL和靠近衬底的表面的DNWELL之间的界面在DEPMOS晶体管的栅极堆叠的下面终止。图1B是示出了DEPMOS晶体管的另一个实施例的横截面图的框图，其中NWELL和DNWELL之间的交界面在邻近DEPMOS晶体管的栅极堆叠的边缘终止。图2是示出了包括在深PWELL(DPWEL)中的PWELL的漏极延伸的N型MOS(DENMOS)晶体管的实施例的横截面图的框图，其中在PEWLL和靠近衬底的表面的DPWELL之间的界面在DENMOS的栅极堆叠的下面终止。
参照图1A，DEPMOS晶体管100形成于半导体晶圆或衬底102中。衬底102可包括任何已知的半导体材料，诸如硅、砷化镓、锗、氮化镓、磷化铝及其混合物或合金。优选地，衬底102是掺杂的硅基半导体衬底，诸如P型硅衬底(P衬底)。
DEPMOS晶体管100包括或形成于以N形掺杂物注入的深阱中以形成深NWELL或DNWELL104。注入的掺杂物可以是任何合适的N型掺杂物，其以任何能量注入且注入为适合于形成用于DEPMOS晶体管100的DNWELL的任何浓度。例如，在一个特定的实施例中，磷离子以介于大约800KeV和大约1.5MeV之间的相对高能量被注入且注入为介于大约0.5E13/cm2到大约5E13/cm2之间的浓度或剂量以形成轻掺杂的DNWELL。
DEPMOS晶体管100还包括通过以大于轻掺杂的DNWELL104的浓度或剂量注入N型掺杂物(诸如砷或磷离子)而形成于靠近衬底102的表面108的DNWELL104中的更重掺杂的NWELL106。例如，在一个特定的实施例中，NWELL106包括以介于大约250keV到大约500keV之间的相对低能量注入且注入为介于大约1E13/cm2到大约7E13/cm2之间的浓度或剂量的磷离子以形成DWELL。
DEPMOS晶体管100还包括通过放置在包括栅氧化层118和多晶硅(poly)或金属栅电极120的栅极堆叠116下面的MOS沟道区或沟道114隔开的重掺杂的P+源极110和重掺杂的P+漏极112。相对于在NWELL106和DNWELL104中的掺杂浓度，重掺杂意为适合的杂质或掺杂物离子的浓度，比如从大约1E15/cm2到大约5E15/cm2的硼离子(B+)。
依照本公开，DEPMOS晶体管100还包括在沟道114和漏极112之间的漏极延伸部122，通过漏极延伸部122将漏极电连接到沟道。栅极堆叠116的边缘(与沟道114的起点一致)和漏极112之间的距离或长度被称为漏极延伸部122的长度或LDE。LDE的合适的距离或长度包括从大约400到大约1000nm。通常，通过将P型掺杂物(比如B+)注入或扩散到衬底102的表面108中形成DEPMOS晶体管100的漏极延伸部122以在穿过漏极/DNWELL结的反向偏压期间实现耗尽，从而实现高结击穿或BV。漏极延伸部122与高掺杂的漏极112相比是更加轻掺杂的，以便在反向偏压期间，在沟道114中形成的耗尽区可以延伸到足够远以降低每单位长度的电场并且实现朝向衬底区的高击穿电压或BV。因此，轻掺杂的漏极延伸部122在反向偏压期间得以耗尽以降低被施加到高压DEPMOS晶体管100的漏极112的电压的大部分。
例如，相比于高掺杂的漏极112中的掺杂浓度，轻掺杂的漏极延伸部122可以包括浓度从大约0.5E13/cm2到大约3E13/cm2的硼离子(B+)。已经发现利用这样的轻掺杂的漏极延伸部122，施加的大约9到10伏特的漏极电压，穿过漏极延伸部122可下降大约6伏特，从而将跨越栅氧化层的电压限制为大约3.6V，并且能使用标准的低I/O电压栅氧化层118作为沟道114和栅电极120之间的隔离层。
在一些实施例中，比如在图1A中显示的，漏极延伸部122与栅极堆叠116重叠，并且以如下方式被注入，其中漏极延伸部和栅极堆叠之间的重叠被减少以击穿电压的增加交换导通状态电流的减少以用于更短的沟道长度的器件。对于重叠的适合的距离或长度(LOV)包括从大约50到大约100nm。
可选地，在一些实施例中，DEPMOS晶体管100还可包括在沟道114和源极110之间的轻掺杂扩散(LDD)124，通过轻掺杂扩散(LDD)124，源极被电连接到沟道。正如漏极延伸部122那样，LDD124可以通过将适当的掺杂物种类的离子(对于所示的DEPMOS是B+)注入或扩散至适当浓度和适当深度来形成。例如，相比于高掺杂源极110中的掺杂浓度，LDD124可包括浓度从大约0.5E14/cm2到大约5E14/cm2的硼离子(B+)，且可从栅极堆叠116的边缘或沟道114的起点延伸大约10到大约45nm的距离或长度到源极。另外，正如漏极延伸部122那样，在一些实施例中，如图1A所示，LDD124可与栅极堆叠116重叠，而在另外的实施例中它以如在栅极堆叠116的边缘终结或在沟道114的起点终结的方式来形成。
通常，DEPMOS晶体管100还包括隔离结构126，诸如浅沟槽隔离(STI)结构，其用来隔离或分离DEPMOS晶体管与一个或多个邻近的器件或晶体管。尽管这里作为STI结构示出，但应当理解的是，隔离结构126还可以包括场氧化区或结构(FOX)或硅的局部氧化(LOCOS)区或结构。
根据图1A所示的本公开的另一个方面，DEPMOS晶体管100包括在NWELL106和靠近衬底102的表面108的DNWELL104之间的交界面，该交界面位于DEPMOS晶体管的栅极堆叠116的下面以把沟道114分成被NWELL包围或在NWELL内的第一沟道114a和被DNWELL包围或在DNWELL内的第二沟道114b。在某些实施例中，诸如图1A所示，第二沟道114b还被分成仅被DNWELL104包围或仅在DNWELL104内的第一部分114b1和被DNWELL中的漏极延伸部122包围或在DNWELL中的漏极延伸部122内的第二部分114b2。本实施例将使得甚至可以采用通常生产低结BV的基线CMOS工艺来制造DEPMOS晶体管100。DEPMOS100的BV将基本上高于由基线工艺生产的器件和晶体管，由于漏极112和漏极延伸部122在DNWELL104中而不是如现有技术方法在NWELL中。
在图1B中示出的另一个实施例中，介于NWELL106和DNWELL104之间的交界面不在DEPMOS晶体管100的栅极堆叠116的下面，使得基本上整个沟道114由被NWELL106包围或在NWELL106内的第一沟道114a组成。值得注意的是，由于漏极112与NWELL106隔开，因此本实施例也将仍然提供比对于基线CMOS工艺的显著更高的DEPMOS100的BV，但漏极延伸部122仍与NWELL保持接触。
图2是示出了包括在深PWELL(DPWELL)中的PWELL的漏极延伸的N型MOS(DENMOS)晶体管的实施例的横截面图的框图，其中在PWELL和靠近衬底的表面的DPWELL之间的交界面在DENMOS晶体管的栅极的下面终止。
参照图2，DENMOS晶体管200在半导体晶圆或衬底202中形成。正如上述的DEPMOS晶体管100，衬底202可包括任何已知的半导体材料，诸如硅、砷化镓、锗、氮化镓、磷化铝及其混合物或合金。优选地，衬底202是掺杂的硅基半导体衬底，诸如N型硅衬底(n衬底)。
DENMOS晶体管200包括或形成在注入有P型掺杂物的深阱中而形成深PWELL或DPWELL204。注入的掺杂物可以是任何合适的P型掺杂物，其以任何能量被注入并且注入成适于形成DENMOS晶体管200的DPWELL的任何浓度。例如，在一个特定的实施例中，硼离子(B+)以介于大约300keV到大约650keV之间的相对高的能量被注入且注入成介于大约0.5E13/cm2到大约5E13/cm2之间的浓度或剂量以形成轻掺杂的DPWELL。
DENMOS晶体管200还包括通过将诸如硼离子的P型掺杂物注入成大于轻掺杂的DPWELL204的浓度或剂量而在靠近衬底202的表面208的DPWELL204中形成的更重掺杂的PWELL206。例如，在一个特定的实施例中，PWELL206包括以介于大约80keV到大约400keV之间的相对低能量注入且注入成介于大约1E13/cm2到大约7E13/cm2之间的浓度或剂量的B+离子以形成PWELL。
DENMOS晶体管200还包括被放在包括栅氧化层218和多晶硅(聚乙烯)或金属栅电极220的栅极堆叠216的下面的沟道214隔开的重掺杂的N+源极210和重掺杂的N+漏极212。重掺杂意味着合适的杂质或掺杂物离子的浓度，比如相比于在PWELL206和DPWELL204中的掺杂浓度，从大约1E15/cm2到大约5E15/cm2的砷或磷离子的浓度。
根据本公开，DENMOS晶体管200还包括在沟道214和漏极212之间的漏极延伸部222，漏极通过漏极延伸部222被电连接到沟道。栅极堆叠216的边缘(与沟道214的起点一致)和漏极212之间的距离或长度被称为漏极延伸部222的长度或LDE。LDE的合适的距离或长度包括从大约400到大约1000nm。通常，通过将N型掺杂物(比如砷或磷离子)注入或扩散到衬底202的表面208中来形成DENMOS晶体管200的漏极延伸部222以在反向偏压期间实现耗尽，从而实现高结击穿或BV。漏极延伸部222与高掺杂的漏极212相比是更轻掺杂的，以便在穿过N+/DPWELL结的反向偏压期间，在沟道214中形成的耗尽区可以延伸到足够远以降低每单位长度的电场，并且实现朝向衬底区的高击穿电压或BV。因此，轻掺杂的漏极延伸部222在反向偏压期间得以耗尽以降低被施加到高压DENMOS晶体管200的漏极212的电压的大部分。
例如，相比于在高掺杂的漏极212中的掺杂浓度，轻掺杂的漏极延伸部222可以包括浓度从大约0.5E13/cm2到大约3E13/cm2的砷或磷离子。已经发现采用这样的轻掺杂的漏极延伸部222，施加的大约9到10伏特的漏极电压穿过漏极延伸部222可下降大约6伏特，从而将穿过栅氧化层的电压限制为大约3.6V，并且能使用标准的低I/O电压栅氧化层218作为沟道214和栅电极220之间的隔离层。
在一些实施例中，比如在图2中显示的，漏极延伸部222与栅极堆叠216重叠，并且以如下方式被注入，其中漏极延伸部和栅极堆叠之间的重叠被减小以击穿电压的增加交换导通状态电流的减少以用于更短沟道长度的器件。对于重叠的适合的距离或长度(LOV)包括从大约50到大约100nm。
可选地，在一些实施例中，DENMOS晶体管200还可包括在沟道214和源极210之间的轻掺杂扩散(LDD)224，源极通过轻掺杂扩散(LDD)124被电连接到沟道。正如漏极延伸部222那样，LDD224可以通过将合适的掺杂物种类的离子(对于示出的DENMOS是砷或磷离子)注入或扩散至适当浓度和适当深度来形成。例如，相比于高掺杂源极210中的掺杂浓度，LDD224可包括浓度从大约0.3E14/cm2到大约3E14/cm2的砷或磷离子，且可从栅极堆叠216的边缘或沟道214的起点延伸大约10到大约45nm的距离或长度到源极。另外，正如漏极延伸部222那样，在一些实施例中，如图2所示，LDD224可与栅极堆叠216重叠，而在另外的实施例中它以如在栅极堆叠216的边缘终结或在沟道214的起点终结的方式来形成。
通常，DENMOS晶体管200还包括隔离结构226，诸如浅沟槽隔离(STI)结构，其用来隔离或分离DENMOS晶体管与一个或多个邻近的器件或晶体管。尽管这里作为STI结构示出，但应当理解的是，隔离结构226还可以包括场氧化区或结构(FOX)或硅的局部氧化(LOCOS)区或结构。
根据图2所示的本公开的另一个方面，DENMOS晶体管200包括在PWELL206和靠近衬底202的表面208的DPWELL204之间的交界面，该交界面位于DENMOS晶体管的栅极堆叠216的下面以把沟道214分成被PWELL包围或在PWELL内的第一沟道214a和被DPWELL包围或在DPWELL内的第二沟道214b。在某些实施例中，诸如图2所示，第二沟道214b还被分成仅被DPWELL204包围或仅在DPWELL204内的第一部分214b1和被DPWELL中的漏极延伸部222包围或在DPWELL中的漏极延伸部222内的第二部分214b2。本实施例将使得甚至可以采用通常生产低结BV的基线CMOS工艺来制造DENMOS晶体管200。DENMOS200的BV将基本上高于由基线工艺生产的器件和晶体管，由于漏极212和漏极延伸部222在DPWELL204中而不是如现有技术方法在PWELL中。
在未示出的另一个实施例中，介于PWELL206和DPWELL204之间的交界面不在DENMOS晶体管200的栅极堆叠216下面，使得基本上整个沟道214由被PWELL206包围或在PWELL206内的第一沟道214a组成。值得注意的是，由于漏极212与PWELL206隔开，因此本实施例也将仍然提供比对于基线工艺的显著更高的DENMOS200的BV，但漏极延伸部222仍与PWELL保持接触。
图3是根据本公开的实施例的示出了用于DEMOS晶体管的应用的闪存存储器或闪存宏300的框图。参照图3，值得注意的是，高电压DEMOS晶体管可以被用在至少3个分离的子电路中。特别地，已经发现DEMOS晶体管的HV能力可被有利地用在HV扇区选择/CMUX302中、在HV页锁存器304中和在HV行驱动器306中。如图3所示，HV页锁存器304包括耦合到从GBL0到GBLN-1的多条全局位线(GBL)的锁存器，其中N是在闪存宏300中的列数。闪存宏300还包括多个扇区308，仅示出其中两个，每个扇区具有N列的宽度，并耦合到HV扇区选择/CMUX302、HV页锁存器304和HV行驱动器306。
图4是示出了位线驱动器404中的根据本公开的实施例的DEMOS晶体管402的应用的NVM400的一部分的布局。位线驱动器404与包括多个单元408的存储阵列406以一定的间距被布局。
现将参照图5以及图6A到6K来详细描述用于制造具有多阱和/或分裂沟道架构的漏极延伸的金属氧化物半导体(DEMOS)晶体管的方法的实施例。图5是示出了用于使用单独的注入步骤来制造包括非易失性存储器(NVM)晶体管、金属氧化物半导体(MOS)晶体管和DEMOS晶体管的存储器或电路以形成漏极延伸部的方法或工艺流程的实施例的流程图。图6A至图6K是示出了通过图5的流程图的方法形成的电路或存储单元600的一部分的横截面图的框图。通常，DEMOS晶体管在对现有的用于制造NVM晶体管和/或其他MOS晶体管(在这些附图中未示出)的CMOS工艺流程有较小或没有影响的情况下可以被制造。NVM晶体管可包括使用硅-氧化物-氮化物-氧化物-硅(SONOS)或金属-氧化物-氮化物-氧化物-硅(MONOS)技术的存储晶体管。
参照图5和图6A，该过程开始于在晶圆或衬底604中形成许多隔离结构602(步骤502)。隔离结构602将正被形成的存储单元与在衬底604的邻接区域(未示出)中形成的其他存储单元隔离，和/或将正在衬底的NVM区608中形成的NVM晶体管与包括本公开的DEMOS晶体管的在一个或多个邻接的MOS区612中正形成的一个或多个MOS晶体管隔离。隔离结构602包括介电材料，诸如氧化物或氮化物，并可以通过任何传统的技术形成，包括但不限于浅沟槽隔离(STI)或硅的局部氧化物(LOCOS)。
衬底604可以是由适于半导体器件制造的任何单晶或多晶材料组成的体晶圆，或可以包括在衬底上形成的合适的材料的上外延层。合适的材料包括但不限于硅、锗、硅-锗或III-V族化合物半导体材料。
垫氧化层614在NVM区608和MOS区612二者中的衬底604的表面616之上形成。垫氧化层614可以是具有从约10纳米(nm)到约20nm的厚度的二氧化硅(SiO2)，并可以通过热氧化过程或现场蒸汽生成(ISSG)来生长。
再参照图5和图6B，掺杂物然后通过垫氧化层614被注入到衬底604中以形成轻掺杂的深阱(DWELL618)、用与DWELL相同类型的掺杂物掺杂的更重掺杂的阱(WELL620)，以及用于将在NVM区608和MOS区612中形成的NVM晶体管和DEMOS晶体管的沟道622和624(步骤504)。通常，这涉及几种分开的沉积、光刻、注入和剥离工艺以对在不同的区域(即，NVM区608和MOS区612的核心或I/O电路)中形成的不同类型的器件注入阱和沟道。
为了形成DWELL618，光刻胶层使用标准的光刻技术来沉积和图案化以暴露MOS区612和以合适的能量和浓度注入的合适的离子种类。例如，为了在MOS区612中形成P型DEMOS(DEPMOS)晶体管的DWELL618，可以在从大约800到大约1500千电子伏特(keV)的能量和从大约0.5E13/cm2到大约5E13/cm2的剂量处注入砷或磷离子以形成深阱。N型DEMOS(DENMOS)晶体管的DWELL618可同样地通过以合适的剂量和能量注入硼或BF2离子而形成。可选地，如在实施例中示出的，DWELL618可同时在NVM区608和/或在其他MOS区(未示出)中形成。
接下来，用于NVM晶体管和DEMOS晶体管的沟道622和624被形成。沟道622或624可以使用用于形成DWELL所使用的相同的掩模或使用如上述的使用标准的光刻技术形成的分离的掩模而在DWELL618的形成之后或之前立即形成。沟道622和624然后通过以合适的能量将合适的离子种类注入到合适的浓度来形成。例如，为了执行对P性DEMOS(DEPMO))晶体管的注入，硼或BF2离子可以以从大约10到大约100千电子伏特(keV)的能量和从大约1E12/cm2到大约1E14/cm2的剂量被注入。相似地，N型DEMOS(DENMOS)晶体管可同样地通过以合适的剂量和能量注入砷或磷离子而形成。应该理解的是，注入可用于使用包括图案化的光刻胶层以掩盖MOS区中的一个的标准光刻技术在相同时间处或分开的时间处在MOS区612和在NVM区608二者中形成沟道。
在DWELL618的注入之后，以及在注入形成用于NVM晶体管和DEMOS晶体管的沟道622和624的之前或之后，通过以合适的能量和浓度注入合适的离子种类而形成WELL620。例如，为了在MOS区612中形成P型DEMOS(DEPMOS)晶体管的WELL620，砷或磷离子可以以从大约250到大约500千电子伏特(keV)的能量和从大约1E13/cm2到大约7E13/cm2的剂量被注入以形成NWELL。N型DEMOS(DENMOS)晶体管的NWELL620可同样地通过以合适的剂量和能量注入硼或BF2离子而形成。
在图6B所示的实施例中且如上所述，在WELL和沟道注入之后，用于在MOS区612中形成的DEMOS的沟道624包括被WELL620包围或在WELL620内的第一沟道624a和仅被DNWELL618包围或在DNWELL618内的第二沟道624b。
在已经进行注入之后，任何剩余的光刻胶(PR)或掩模在使用氧等离子体的灰化过程中被剥离，或者在使用市售的剥离剂(strip)或溶剂的光刻胶剥离中被剥离。
接下来，参照图5和图6C-6D，硬膜(HM)626被沉积和图案化以暴露NVM区608中的衬底604的表面616，NVM区中的垫氧化层614被去除并且HM被去除(步骤506)。HM626可包括能够采用光刻胶和标准光刻技术来图案化或开口的一层或多层材料，但是它本身不是光敏的，并且保护下表面以及形成在其中的结构免受光刻胶和光刻工艺以及通过形成在硬膜中的开口所执行的注入和蚀刻工艺的影响。用于HM626的合适的材料包括例如一层通过任何已知的氮沉积工艺来沉积的从大约5到大约20nm的氮化硅(SixNy)或氮氧化硅(SiON)。通常被称为隧道掩膜(tunnelmask)或TUNM的光刻胶层(未示出)基本上在HM626的整个表面之上形成，并且使用标准的光刻技术被图案化。根据硬膜和下面的结构或层的材料，使用任何合适的湿法或干法蚀刻技术来蚀刻或去除HM626的暴露部分。例如，在HM626包括覆盖垫氧化层614的一层氮化硅的那些实施例中，HM可以在中等功率(大约500W)处使用标准的低压氮刻蚀在含氟气体(比如CF4或CHF3)的等离子体中被刻蚀，这展示了对氧化硅(比如在下面的垫氧化层和/或STI602结构的二氧化硅(SiO2)有很好的选择性。
接下来，在NVM区608之上的垫氧化层614如图6C所示的被去除或蚀刻。例如，蚀刻可以在使用包含表面活性剂的10:1的缓冲氧化物蚀刻(BOE)的湿法清洗工艺中被完成。可选地，可以使用20:1的BOE湿法蚀刻、50:1的氢氟酸(HF)湿法蚀刻、垫蚀刻或任何其他类似的基于氢氟酸的湿法刻蚀化学过程进行湿法清洗工艺。
参照图6D，HM626基本上全部被剥离或去除。HM626可以使用与以前用于在硬膜中形成开口的相同的工艺和化学过程来去除。可选地，氮化硅也可通过在大约150℃到160℃的温度处使用磷酸(H3PO4)的湿法蚀刻来去除。
参照图5以及图6E和图6F，在图6F中共同地作为介电层628所示的大量的介电或氧化物-氮化物-氧化物(ONO)层在衬底604的表面616之上形成或沉积，掩模(未示出)在介电层上或覆在介电层上形成，以及介电层被蚀刻以形成在NVM区608中待形成的NVM晶体管的ONO或介电堆叠630(步骤508)。
参照图6F，大量的介电层628包括覆盖衬底604的表面616的隧穿层632、覆盖隧穿层的电荷俘获层634和覆盖电荷俘获层的阻挡层636。隧穿层632可以是任何材料，并具有适于允许电荷载流子在所施加的栅极偏压下隧穿到覆盖的电荷俘获层而同时在NVM晶体管未偏压时保持对泄漏的合适的势垒的任何厚度。在某些实施例中，隧穿层632是二氧化硅、氧氮化硅或其组合，并且可以使用ISSG或自由基氧化通过热氧化工艺来生长，并且通过暴露的衬底表面的氧化和消耗具有的厚度为从大约1.0纳米(nm)至约3.0nm。
再次参照图6F，电荷俘获层634在隧穿层632上或覆在隧穿层632上形成。一般地，如在示出的实施例中，电荷俘获层是具有多个层的多层电荷俘获层并且包括分布在多层电荷俘获层中的大部分的电荷陷阱，该多个层至少包括更靠近隧穿层632的、富氧的、基本上电荷俘获自由的下面的或第一电荷俘获层634a，以及相对于第一电荷俘获层富硅且贫氧的第二电荷俘获层634b。
多层电荷俘获层634的第一电荷俘获层634a可包括氮化硅(Si3N4)、富硅氮化硅或氮氧化硅(SiOxNy)。例如，第一电荷俘获层634a可以包括具有在约1.5nm到约4.0nm之间的厚度的氮氧化硅层，其通过使用在定制成提供富硅且富氧的氮氧化物层的流速和比例中的二氯甲硅烷(DCS)/氨气(NH3)和一氧化二氮(N2O)/NH3的气体混合物的CVD工艺形成。
多层电荷俘获层的第二电荷俘获层634b然后在第一电荷俘获层634a之上形成。第二电荷俘获层634b可包括具有不同于第一电荷俘获层634a的氧、氮和/或硅的化学计量成分的氮化硅和氧氮化硅层。第二电荷俘获层634b可以包括具有在约2.0nm到约10.0nm之间的厚度的氮氧化硅层，并可以通过使用包括在定制成提供富硅、贫氧的顶部氮化物层的流速和比例中的DCS/NH3和N2O/NH3的气体混合物的工艺气体的CVD工艺来形成或沉积。
如本文所用，术语“富氧”和“富硅”是相对于化学计量的氮化硅，或“氮化物”，在本领域中通常采用折射率(RI)大约为2.0、具有(Si3N4)的合成物。因此，“富氧”的氮氧化硅需要从化学计量的氮化硅向更高的硅和氧的重量百分比转变(即，减少氮)。因此富氧的氮氧化硅膜更像二氧化硅并且RI朝着纯二氧化硅的1.45RI减少。同样地，在本文中描述为“富硅”的膜需要从化学计量的氮化硅向更高重量百分比的硅转变，其中氧比“富氧”膜中的氧少。因此，富硅的氮氧化硅膜更像硅并且RI朝着纯硅的3.5RI增加。
再次参照图6F，介电层的数目还包括在电荷俘获层634上或覆在电荷俘获层634上形成的阻挡介电层或阻挡层636。在一个实施例中，阻挡层636可以包括下面的第二电荷俘获层634b的氮化硅的被氧化的部分，其随后通过现场蒸汽生成(ISSG)，或自由基氧化而被氧化以形成阻挡层636。在其他实施例中，阻挡层636可包括通过CVD沉积的并在具有或不具有点火事件(诸如等离子体)的一批或单个的衬底工艺处理室中进行的二氧化硅(SiO2)或氮氧化硅(SiON)。在一个实施例中，阻挡层636可以包括通过CVD工艺使用N2O/NH3和DCS/NH3气体混合物形成的厚度为2.0nm到4.0nm之间的氮化硅、富硅的氮化硅或富硅的氮氧化硅层。
参照图5和图6G，进行栅氧化层或GOX预清洗，以及为DEMOS晶体管形成的栅氧化层638将在MOS区612中形成(步骤510)。参照图6G，GOX预清洗在高选择性地清洗工艺中去除在MOS区612中的剩余垫氧化层614。这个清洗工艺在MOS区612中为栅氧化层生长准备衬底604。在一个示例性的实现方式中，垫氧化层614在湿法清洗工艺中被去除。可选地，可以使用20:1的BOE湿法蚀刻、50:1的氢氟酸(HF)湿法蚀刻、垫蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学过程来进行湿法清洗工艺。在其他的实施例中，化学清洗过程被选择以便仅去除介电堆叠630的阻挡层636可忽略的部分。
在一个实施例中，形成栅氧化层638的氧化过程涉及使用根据本文描绘的方法的任何已知的氧化过程在基本上所有的MOS区612之上形成厚氧化物，使用标准的光刻技术形成图案化的光刻胶掩模，以及使用10:1的缓冲的氧化物蚀刻(BOE)来蚀刻氧化物，其后光刻胶掩模被剥离或去除。栅氧化层638可具有从约1nm到约7nm的厚度。
参照图5和图6H，栅层(未示出)被沉积和图案化以同时形成用于DEMOS晶体管和NVM晶体管的栅极640(步骤512)。通常，栅极层是基本上在衬底604的整个表面616之上沉积的导电的共形层，并且所有层和结构在其上形成。然后，使用标准的光刻技术形成图案化的光刻胶掩模(未示出)，并且栅极层被蚀刻以从未被掩模保护的区域中去除栅极层。
在一个实施例中，栅极层包括掺杂的多晶硅或poly层，其使用化学气相沉积(CVD)而沉积成从约30nm到100nm的厚度且使用对栅氧化层638和介电堆叠630的下面的材料高选择性的标准的多晶硅蚀刻化学制剂(诸如CHF3或C2H2或HBr/O2)来蚀刻。多晶硅可以使用对NMOS的磷注入和对PMOS晶体管的硼注入来进行掺杂。注入剂量是在1E15/cm2到1E16/cm2的范围内、在2到50keV的能量下。
接下来，参照图5和图6I，根据本公开，漏极延伸部642形成在MOS区612中，邻近该处用于DEMOS晶体管的漏极将通过注入或扩散合适的掺杂物种类的离子644至合适的浓度和合适的深度来形成(步骤514)。例如，漏极延伸部642可以通过以从约20到约50keV的能量将BF2离子(BF2 +)或硼离子644注入至从大约0.5E13至大约5E13/cm2的浓度而形成。在一些实施例中，比如示出的，漏极延伸部可以相对于衬底604的表面616成角度地注入，使得漏极延伸部642与DEMOS的栅极堆叠638/640重叠。对于重叠合适的距离或长度包括从约30到约80nm。在某些实施例中，如图6I所示，漏极延伸部注入可以将第二沟道624b分成仅被DNWELL612包围或仅在DNWELL612内的第一部分624b1和被在DNWELL中的漏极延伸部642包围或在DNWELL中的漏极延伸部642内的第二部分624b2。
参照图5和图6J，可选地，在一些实施例中，另一个或第二漏极延伸部646可形成在NVM区608中，邻近该处用于NVM晶体管的漏极将被形成，并且轻掺杂扩散(LDD)区648可形成在MOS区612和NVM区中的一个或两个中，邻近该处用于DEMOS晶体管650和NVM晶体管652的源极将被形成(步骤516)。正如DEMOS晶体管的漏极延伸部642那样，NVM晶体管的漏极延伸部646可通过注入或扩散适当的种类和能量的离子到合适的浓度来形成。
例如，NVM晶体管的漏极延伸部646可通过以从约4到约10keV的能量注入或扩散磷离子(P+)到从约3E13到大约3E14/cm2的浓度来形成。
类似地，相比于在高掺杂的源极中的掺杂浓度，LDD区648可以包括从约0.5E14到约5E14/cm2的BF2离子(BF2 +)的浓度，并且可以从栅极堆叠的边缘或NVM晶体管和DEMOS晶体管的沟道622和624的起点延伸约20到约80nm的距离或长度到源极。另外，如漏极延伸部642和646那样，在一些实施例中，如图6K所示，LDD648可与栅极堆叠重叠，而在另外的实施例中它以如在栅极堆叠的边缘处或在沟道的起点处终结的方式来形成。
参照图5和图6K，图案化的掩模(未示出)被形成，并且源极和漏极(S/D)注入被执行以形成DEMOS晶体管650和NVM晶体管652二者的源极和漏极(S/D)区654(步骤518)。图案化的掩模可包括被图案化以仅暴露DEMOS晶体管650和NVM晶体管652的S/D区的硬膜或光刻胶掩膜。S/D区654可通过注入或扩散合适的种类和能量的离子到合适的浓度来形成。例如，P型DEMOS晶体管650和NVM晶体管652的S/D区654可通过以约2到约10keV的能量注入或扩散硼离子(B+)或BF2离子到约1E15到大约1E16/cm2的浓度来形成。
在S/D注入已经被进行之后，标准或基线CMOS工艺流程继续以基本上完成DEMOS晶体管650和NVM晶体管652二者的前端制造(步骤520)。CMOS工艺流程可包括垫片沉积、蚀刻和硅化以形成与S/D区654的触点，并且形成一个或多个夹层电介质(ILD)以及在单级和垂直面或夹层的触点或通孔上的器件和晶体管之间的局部互联。
在图5的替代实施例中，形成DEMOS晶体管和NVM晶体管中的一个或两者的沟道的步骤可以与形成DEMOS晶体管的漏极延伸部的步骤同时进行。更特别地，包括第一和第二沟道二者的DEMOS晶体管的MOS沟道区可与使用单个注入(比如阈值电压(VT)注入)形成MOS漏极延伸部的注入同时形成，使得MOS沟道区和MOS漏极延伸部包括相同导电类型和浓度的掺杂物。现在将参照图7描述该方法的实施例。图7是示出了使用单个注入以同时形成DEMOS晶体管的沟道区和漏极延伸部来制造包括NVM晶体管和DEMOS晶体管的电路的方法的实施例的流程图。
参照图7，该过程开始于在晶圆或衬底中形成许多隔离结构(步骤702)。隔离结构将在衬底的NVM区中正形成的NVM晶体管与在一个或多个邻接MOS区中形成的DEMOS晶体管隔离。垫氧化层在NVM区和MOS区二者中的衬底的表面之上形成。隔离结构以如以上结合步骤502描述的基本上相同的方式形成。
接下来，掺杂物然后通过垫氧化层被注入到衬底中以形成轻掺杂的深阱(DWELL)、用与在NVM区和MOS区中将形成的NVM晶体管和DEMOS晶体管的DWELL相同类型的掺杂物掺杂的更重掺杂的阱(WELL)(步骤704)。DWELL和WELL基本上以如以结合步骤504描述的相同的方式形成。
根据该实施例，单个注入被进行以同时形成DEMOS晶体管的沟道区和漏极延伸部(步骤706)。例如，漏极延伸部和沟道区可以通过以约20到约50keV的能量注入BF2离子(BF2 +)或硼离子到约0.5E13到约5E13/cm2的浓度形成。在一些实施例中，比如示出的，漏极延伸部注入可以相对于衬底的表面成角度，通过这种方式使得漏极延伸部与DEMOS的栅极堆叠重叠。对于重叠的合适的距离或长度包括从约30到约80nm。在某些实施例中，漏极延伸部注入可以将第二沟道分成仅被DNWELL包围或仅在DNWELL内的第一部分和被在DNWELL中的漏极延伸部包围或在DNWELL中的漏极延伸部内的第二部分。
接下来，硬膜被沉积和图案化以暴露NVM区中的衬底的表面，NVM区中的垫氧化层被去除并且硬膜被去除(步骤708)。硬膜和垫氧化层的沉积、图案化和去除以与以上结合步骤506描述的基本上相同的方式被完成。
许多介电或ONO层在衬底的表面之上被形成或沉积，硬膜在介电层上或覆在介电层上形成，以及介电层被蚀刻以形成在NVM区中形成的NVM晶体管的ONO堆叠(步骤710)。介电层的沉积和图案化去除以与以上结合步骤508所描述的基本上相同的方式被完成。栅氧化层或GOX预清洗被执行，以及栅氧化层被形成用于将在MOS区612中形成的DEMOS晶体管(步骤712)。GOX预清洗以及栅氧化层的沉积和图案化以与结合步骤510以上描述的基本上相同的方式被完成。
接下来，栅氧化层被沉积和图案化以同时形成NVM和DEMOS晶体管的栅极(步骤714)。栅氧化层的沉积和图案化以与以上结合步骤512描述的基本上相同的方式被完成。
LDD区形成在DEMOS晶体管和NVM晶体管的源极和沟道之间，并且可选地，第二漏极延伸部形成于NVM晶体管和沟道之间(步骤716)，如上结合步骤516所描述的。图案化的掩模被形成，并且源极和漏极(S/D)注入被执行以形成DEMOS晶体管和NVM晶体管的源极和漏极(S/D)区(步骤718)。S/D区的形成以与上述结合步骤518描述的基本上相同的方式被完成。然后标准或基线CMOS工艺流程被继续以便基本上以与上述结合步骤520描述的基本上相同的方式完成DEMOS晶体管和NVM晶体管的前端制造(步骤720)。
在另一个实施例中，根据本公开的DEMOS晶体管的漏极延伸部可在单个注入中用现有的ESD注入步骤同时被形成，以形成静电放电(ESD)器件的ESD扩散区或在标准CMOS工艺流程中的电路。
参照图8，ESD保护器件或电路800保护IC电路(比如上述的电路或存储单元600)免受在正常操作期间由于静电荷的积累所生成的或施加到电路的I/O焊盘802的电压脉冲或尖脉冲的影响。参照图8，示例性ESD保护电路包括第一或P型的第一MOS晶体管804，其具有耦合到IC的VCC引脚的源极和耦合到I/O焊盘802且耦合到第二或N型的第二MOS晶体管806的漏极。第二MOS晶体管806包括被耦合到I/O焊盘802的漏极和被耦合到IC的VSS引脚的源极。在第二MOS晶体管806下面的深P型ESD注入808降低了晶体管的漏极结击穿电压。当相对于VSS为正的ESD脉冲被施加到I/O焊盘802时，漏极结击穿比电路中的其他器件早，触发了与第二MOS晶体管关联的寄生的体双极性晶体管810，提供了通过许多晶体管到VSS的电流通路812。
现在将参照图9以及图10A到图10D详细描述使用现有的ESD注入来制造具有多阱和/或分离沟道架构的DEMOS晶体管的方法的实施例。图9是示出了用于在CMOS工艺流程中使用现有的ESD注入步骤来制造包括NVM晶体管、在ESD电路中的MOS晶体管和DEMOS晶体管的电路的方法的实施例的流程图。图10A到图10D是示出了通过图9的流程图的方法所形成的电路或存储单元1000的一部分的横截面图的框图。
参照图9和图10A，该过程开始于在晶圆或衬底1004中形成许多隔离结构1002(步骤902)。隔离结构1002将在衬底的NVM区1006中正形成的NVM晶体管与在一个或多个邻接MOS区1008和1010中正形成的DEMOS晶体管和ESD晶体管隔离。垫氧化层1014在NVM区1006以及MOS区1008和1010二者中的衬底1004的表面1016之上形成。
再次参照图9和图10B，掺杂物然后通过垫氧化层1014被注入到衬底1004中以形成轻掺杂的深阱(DWELL1018)、用与DWELL相同类型的掺杂物掺杂的更重掺杂的阱(WELL1020)以及将在NVM区1006以及MOS区1008和1010中形成的NVM晶体管、DEMOS晶体管和ESD晶体管的沟道1022、1024a、1024b和1025(步骤904)。
接下来，参照图9和图10B，硬膜被沉积和图案化以暴露NVM区1006中的衬底1004的表面1016，NVM区中的垫氧化层1014被去除并且硬膜被去除(步骤906)。硬膜和垫氧化层1016的沉积、图案化和去除以与结合以上步骤506描述的相同的方式被完成。
许多介电或ONO层在衬底1004的表面1016之上被形成或沉积，硬膜在介电层上或覆在介电层上形成，并且介电层被蚀刻以形成在NVM区1006中形成的NVM晶体管的ONO堆叠(步骤908)。介电层的沉积和图案化去除以与上述结合步骤508描述的基本上相同的方式被完成。
接下来，参照图9和图10C，栅氧化层或GOX预清洗被执行，并且栅氧化层1030、1038和1039被形成以用于将在MOS区1008和1010中形成的NVM晶体管、DEMOS晶体管和ESD晶体管(步骤910)。GOX预清洗以及栅氧化层1038和1039的沉积和图案化以与上述结合步骤510描述的相同的方式被完成。
栅极层被沉积和图案化以同时形成用于NVM晶体管、DEMOS晶体管和ESD晶体管的栅极1040(步骤912)。栅氧化层1040的沉积和图案化以与上述结合步骤512描述的相同的方式被完成。
再次参照图9和图10C，图案化的掩模(未示出)被形成，并且源极和漏极(S/D)注入被进行以形成用于DEMOS晶体管1050、ESD晶体管1051和NVM晶体管1052的源极和漏极(S/D)区1054(步骤914)。
再次参照图9和图10D，根据本公开，漏极延伸部1042形成在MOS区1008中，邻近其处用于DEMOS晶体管的漏极和ESD晶体管的ESD扩散区1043将通过将合适的掺杂物种类的离子1044注入或扩散到合适的浓度和合适的深度而同时形成(步骤914)。例如，漏极延伸部1042和ESD扩散区1043可以通过以约40到约100keV的能量注入硼离子(B+)离子1044到约1E13到约1E14/cm2的浓度形成。在一些实施例中，比如示出的，漏极延伸部可以相对于衬底1004的表面1016成角度地注入，以这样的方式使得漏极延伸部1042与DEMOS的栅极堆叠1038/1040重叠。对于重叠合适的距离或长度包括从约20到约80nm。
标准或基线CMOS工艺流程然后继续以基本上完成DEMOS晶体管、ESD晶体管和NVM晶体管的前端制造(步骤918)。S/D注入和沉积以及基线CMOS工艺流程的完成以与上述结合步骤518和520描述的相同的方式被完成。
虽然结合该实施例未示出或描述，但可以理解，该方法还可以包括如以上结合步骤514和516所描述的形成在DEMOS晶体管1050、ESD晶体管1051和NVM晶体管1052的源极和沟道之间的LDD区以及在NVM晶体管的漏极和沟道之间的第二漏极延伸部。
因此，已经描述了漏极延伸的金属氧化物半导体(DEMOS)晶体管及其制造方式的实施例。尽管本公开已参照特定示例性实施例来描述，但明显的是，可以对这些实施例作出各种修改和改变而不背离本公开的广义精神和范围。因此，说明书和附图应被视为是例证性的，而不是限制性的。
本公开的摘要被提供以遵守37C.F.R.§1.72(b)，其要求摘要将允许读者快速确定本技术公开的一个或多个实施例的性质。它不会被用来解释或限制权利要求的范围或含义，它是按照这个理解提交的。另外，在前述的详细描述中，可以看出，出于简化本公开的目的，在单个实施例中各种特征被分组在一起。本公开的该方法并非被解释为反映所要求保护的实施例需要比明确地记载在每个权利要求中的特征更多的特征的意图。相反，如以下权利要求所反映的，发明主题依赖于比单个公开实施例的所有特征更少的特征。因此，下面的权利要求以此方式并入详细描述，其中每一条权利要求以其自身作为单独的实施例。
说明书中对一个实施例或实施例的引用意为结合实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各个地方出现的短语一个实施例不一定都指代相同的实施例。

Claims (20)

1.一种漏极延伸的金属氧化物半导体(DEMOS)器件，其包括第一沟道、栅极、第二沟道和漏极延伸部，其中所述第二沟道被分成第一部分和第二部分，并且其中所述第二沟道的所述第一部分在所述栅极下面终止并且远离所述漏极延伸部被隔开。
2.如权利要求1所述的DEMOS器件，其中，在所述第二沟道的所述第二部分中的掺杂度高于在所述第二沟道的所述第一部分中的掺杂度。
3.如权利要求2所述的DEMOS器件，其中，所述器件的漏结形成在所述第一沟道和所述第二沟道的所述第二部分之间。
4.如权利要求3所述的DEMOS器件，其中，在所述第二沟道的所述第二部分中的掺杂度使得所述漏结的击穿电压高于9V。
5.如权利要求2所述的DEMOS器件，其中，所述漏极延伸部至少部分地在所述栅极下面并且在所述第二沟道的所述第二部分内。
6.如权利要求1所述的DEMOS器件，其中，所述器件是P型MOS(DEPMOS)器件，并且所述第一沟道在N型阱(NWELL)中，以及所述第二沟道在深NNWELL(DNWELL)中。
7.如权利要求1所述的DEMOS器件，其中，所述器件被用来编程或擦除闪存存储器中的一个或多个单元。
8.如权利要求1所述的DEMOS器件，其中，在所述第二沟道中的掺杂度低于在所述第一沟道中的掺杂度。
9.如权利要求1所述的DEMOS器件，其中，所述漏极延伸部和包括所述第一沟道和第二沟道的MOS沟道区在单个的阈值电压(VT)注入中同时形成，并且包括相同的导电类型和浓度的掺杂物。
10.一种漏极延伸的金属氧化物半导体(DEMOS)器件，包括：
第一导电类型的阱，其在第二导电类型的衬底中的所述第一导电类型的深阱中；
沟道，其放置在衬底上的栅极堆叠的下面，在所述阱中的源极和在所述深阱中的漏极通过所述沟道电耦合，所述沟道至少包括在所述阱中的第一沟道和在所述深阱中的第二沟道；以及
漏极延伸部，所述漏极通过所述漏极延伸部电连接到所述沟道。
11.如权利要求10所述的DEMOS器件，其中，所述漏极延伸部延伸到所述栅极堆叠的下面的所述沟道的所述第二沟道中。
12.如权利要求11所述的DEMOS器件，其中，所述第二沟道包括在所述第一沟道和所述漏极延伸部之间的第一部分，以及在所述栅极堆叠的下面的所述漏极延伸部中的第二部分。
13.如权利要求11所述的DEMOS器件，其中，所述漏极延伸部从所述漏极延伸到所述栅极堆叠，而没有延伸到所述栅极堆叠的下面的所述沟道的所述第二沟道中。
14.如权利要求10所述的DEMOS器件，其中，在所述衬底的表面处的所述阱和所述深阱之间的交界面与所述栅极堆叠的边缘一致，并且其中，在所述栅极堆叠下面的所述沟道仅包括在所述阱中的所述第一沟道。
15.如权利要求14所述的DEMOS器件，其中，所述漏极延伸部延伸到所述栅极堆叠的下面的所述沟道的所述第一沟道中。
16.如权利要求14所述的DEMOS器件，其中，所述漏极延伸部从所述漏极延伸到所述栅极堆叠的边缘，而没有延伸到所述栅极堆叠的下面的所述沟道的所述第一沟道中。
17.如权利要求14所述的DEMOS器件，其中，所述第一导电类型是N型导电性，以在P型衬底中形成N阱和深N阱以形成DEPMOS器件。
18.如权利要求14所述的DEMOS器件，其中，所述漏极延伸部具有低于所述漏极的掺杂浓度以在所述器件的漏结的反向偏压期间实现耗尽，从而提高其击穿电压。
19.一种形成在半导体衬底中的电路，所述电路包括：
至少一个漏极延伸的金属氧化物半导体(DEMOS)器件，包括：
第一掺杂类型的阱，其在第二掺杂类型的衬底中的所述第一掺杂类型的深阱中；
沟道，其在所述衬底上的栅极堆叠的下面，所述阱中的源极和所述深阱中的漏极通过所述沟道电耦合，所述沟道至少包括所述阱中的第一沟道；以及
漏极延伸部，其位于所述沟道和所述漏极之间，所述漏极通过所述漏极延伸部电连接到所述沟道；以及
ESD保护电路，其包括ESD扩散区，所述ESD扩散区邻近所述ESD保护电路中的MOS晶体管的源极或漏极扩散区形成在所述衬底中；
其中，所述漏极延伸部和所述ESD扩散区在单个ESD注入步骤中同时形成，并且包括相同的导电类型和浓度的掺杂物。
20.如权利要求19所述的电路，其中，所述DEMOS器件还包括所述栅极堆叠下面的所述深阱中的所述沟道的第二沟道。
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