CN105826387A - 半导体衬底和包括其的半导体器件 - Google Patents

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Abstract

提供了半导体衬底和半导体器件。所述半导体衬底包括底部衬底、底部衬底上的第一硅锗层以及第一硅锗层上的第二硅锗层。第二硅锗层的锗分率在离开底部衬底的方向上减小，并且第二硅锗层的最下面部分的锗分率大于第一硅锗层的最上面部分的锗分率。

Description

半导体衬底和包括其的半导体器件
相关申请的交叉引用
本申请要求于2015年1月23日在韩国知识产权局提交的韩国专利申请No.10-2015-0011490的优先权以及由其产生的所有利益，所述公开以引用方式全文并入本文中。
技术领域
本发明构思涉及半导体衬底和包括所述半导体衬底的半导体器件。
背景技术
随着MOS晶体管的特征尺寸减小，栅极长度和形成在下方的沟道的长度也会减小。随着晶体管的沟道长度减小，电荷在沟道中的分散可增加，并且电荷的迁移率会减小。电荷的迁移率的减小会不利于提高晶体管的饱和电流。
因此，已进行各种研究，以提供用于提高具有减小的沟道长度的晶体管中的电荷的迁移率的半导体衬底。
发明内容
根据本发明构思的一些实施例，一种半导体器件包括衬底和衬底上的应变释放层。应变释放层在其与挨着的下一层的界面处的晶格常数大于挨着的下一层的晶格常数。应变弛豫缓冲层与所述下一层相反地直接位于应变释放层上。应变释放层的晶格常数从应变释放层与所述下一层的界面至应变释放层与直接位于其上的应变弛豫缓冲层的界面减小。应变释放层、所述下一层和应变弛豫缓冲层包括相同的化合物半导体材料。
在一些实施例中，应变释放层的晶格常数从应变释放层与所述下一层的界面至应变释放层与直接位于其上的应变弛豫缓冲层的界面连续地或者按照逐步的方式减小。
在一些实施例中，应变弛豫缓冲层的晶格常数在其厚度方向上基本均匀。
在一些实施例中，应变弛豫缓冲层在其与应变释放层的界面处的晶格常数大于、小于或等于所述下一层的晶格常数。
在一些实施例中，所述下一层和/或应变弛豫缓冲层的晶格常数随着与衬底的距离增大而增大。
在一些实施例中，所述下一层和应变弛豫缓冲层中的一个在其内包括多个绝缘膜图案。所述下一层和应变弛豫缓冲层中的所述一个在其更靠近绝缘层图案的部分中的位错密度大于其更远离绝缘层图案的部分中的位错密度。
在一些实施例中，应变释放层可为第一应变释放层。第二应变释放层设置在衬底上，其中第二应变释放层的晶格常数大于直接位于其下方的层和直接位于其上方的层的晶格常数。第二应变释放层可在第一应变释放层与衬底之间，或者可与第一应变释放层相反地位于应变弛豫缓冲层上。
在一些实施例中，第二应变释放层的晶格常数在与直接位于其下方的层和直接位于其上方的层的各个界面之间基本均匀。
在一些实施例中，第二应变释放层的晶格常数在第二应变释放层与直接位于其下方的层的界面处大于所述直接位于其下方的层的晶格常数，并且从第二应变释放层与直接位于其下方的层的界面至第二应变释放层与直接位于其上方的层的界面减小。
在一些实施例中，衬底包括所述下一层，从而应变释放层直接位于衬底上。
在一些实施例中，化合物半导体材料可包括IV-VI族化合物，其包括碳(C)、硅(Si)、锗(Ge)和/或锡(Sn)，或者化合物半导体材料可包括III-V族化合物，其包括铝(Al)、镓(Ga)、铟(In)、磷(P)和/或砷(As)。
在一些实施例中，晶体管结构可与应变释放层相反地设置在应变弛豫缓冲层上。晶体管结构可包括沟道层和布置在沟道层上的栅电极。沟道层可被包括在鳍式有源图案中，该鳍式有源图案包括化合物半导体材料，并且栅电极可与鳍式有源图案交叉。在栅电极的一侧，外延层可形成在鳍式有源图案的侧壁上。
根据本发明构思的一方面，半导体衬底包括底部衬底、底部衬底上的第一硅锗层和第一硅锗层上的第二硅锗层，其中，第二硅锗层的锗分率在离开底部衬底的方向上减小，并且第二硅锗层的最下面部分的锗分率大于第一硅锗层的最上面部分的锗分率。
根据本发明构思的另一方面，一种半导体衬底包括底部衬底、底部衬底上的第一硅锗层、第一硅锗层上的第二硅锗层(第二硅锗层的锗分率在离开底部衬底的方向上减小)和第二硅锗层上的第三硅锗层(第三硅锗层的最下面部分的锗分率大于第一硅锗层的最上面部分的锗分率)。
根据本发明构思的又一方面，一种半导体衬底包括底部衬底、底部衬底上的第一化合物半导体层、第一化合物半导体层上的包括与第一化合物半导体层的材料相同的材料的第二化合物半导体层(第二化合物半导体层的晶格常数在离开底部衬底的方向上减小)以及第二化合物半导体层上的包括与第一化合物半导体层的材料相同的材料的第三化合物半导体层(第三化合物半导体层的晶格常数大于第一化合物半导体层的晶格常数)。
根据本发明构思的另一方面，一种半导体衬底包括底部衬底、底部衬底上的第一硅锗层、第一硅锗层上方的绝缘膜图案和绝缘膜图案上方的第二硅锗层。
根据本发明构思的另一方面，一种半导体器件包括底部衬底、底部衬底上的第一硅锗层、第一硅锗层上的第二硅锗层(第二硅锗层的锗分率在离开底部衬底的方向上减小，并且第二硅锗层的最下面部分的锗分率大于第一硅锗层的最上面部分的锗分率)和第二硅锗层上的栅电极。
根据本发明构思的另一方面，一种半导体器件包括：衬底，其包括底层和底层上的第一硅锗层；鳍式有源图案，其从衬底突出，并且包括硅锗，鳍式有源图案的侧壁的一部分被场绝缘膜包围；鳍式有源图案上的沟道层；栅电极，其与沟道层上的鳍式有源图案交叉；以及外延层，其形成在栅电极两侧的鳍式有源图案的侧壁上，其中第一硅锗层的锗分率在离开底层的方向上减小，并且第一硅锗层的最下面部分的锗分率大于底层的最上面部分的锗分率。
根据本发明构思的另一方面，一种半导体器件包括：衬底，其包括按次序层叠的底层、第一硅锗层、第二硅锗层和第三硅锗层，第三硅锗层包括深度小于第三硅锗层的厚度的沟槽；场绝缘膜，其填充沟槽的一部分，场绝缘膜的上表面比第三硅锗层的上表面更接近于底层；第三硅锗层上的沟道层；以及沟道层上的栅电极，其与从场绝缘膜的上表面突出的第三硅锗层交叉，其中第二硅锗层的锗分率在离开底层的方向上减小，并且第二硅锗层的最下面部分的锗分率大于第一硅锗层的最上面部分的锗分率。
附图说明
通过参照附图详细描述本发明构思的示例实施例，本发明构思的以上和其它方面和特征将变得更加清楚，其中：
图1是示出根据本发明构思的第一实施例的半导体衬底的图；
图2是示出包括在图1的半导体衬底中的各个层的锗分率的示意性曲线图；
图3a是示出包括在根据本发明构思的第二实施例的半导体衬底中的各个层的锗分率的示意性曲线图；
图3b是示出包括在根据本发明构思的第二实施例的修改示例的半导体衬底中的各个层的锗分率的示意性曲线图；
图4是示出包括在根据本发明构思的第三实施例的半导体衬底中的各个层的锗分率的示意性曲线图；
图5是示出包括在根据本发明构思的第四实施例的半导体衬底中的各个层的锗分率的示意性曲线图；
图6是示出根据本发明构思的第五实施例的半导体衬底的图；
图7是示出根据本发明构思的第六实施例的半导体衬底的图；
图8是示出根据本发明构思的第七实施例的半导体衬底的图；
图9是示出根据本发明构思的第八实施例的半导体衬底的图；
图10是示出包括在图9的半导体衬底中的各个层的锗分率的示意性曲线图；
图11是示出根据本发明构思的第九实施例的半导体衬底的图；
图12是示出包括在图11的半导体衬底中的各个层的锗分率的示意性曲线图；
图13是示出根据本发明构思的第十实施例的半导体衬底的图；
图14是示出包括在图13的半导体衬底中的各个层的锗分率的示意性曲线图；
图15是示出根据本发明构思的第十一实施例的半导体衬底的图；
图16是示出包括在图15的半导体衬底中的各个层的锗分率的示意性曲线图；
图17是示出根据本发明构思的第十二实施例的半导体衬底的图；
图18是示出包括在图17的半导体衬底中的各个层的锗分率的示意性曲线图；
图19是示出根据本发明构思的第十三实施例的半导体衬底的图；
图20是示出根据本发明构思的实施例的半导体器件的图；
图21是示出根据本发明构思的另一实施例的半导体器件的图；
图22是沿着图21的线A-A截取的剖视图；
图23是沿着图21的线B-B截取的剖视图；
图24是示出根据本发明构思的又一实施例的半导体器件的图；
图25是沿着图24的线A-A截取的剖视图；
图26是沿着图24的线C-C截取的剖视图；
图27是包括根据本发明构思的一些实施例的半导体器件的电子系统的框图；以及
图28和图29是可应用根据本发明构思的一些实施例的半导体器件的示例半导体系统。
具体实施方式
通过参照以下优选实施例和附图的详细描述，可更容易地理解本发明构思和实现其的方法的优点和特征。然而，本发明构思可按照许多不同形式实现并且不应理解为限于本文阐述的实施例。此外，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思完全传递给本领域技术人员，并且本发明构思将仅由权利要求限定。在附图中，为了清楚起见，对层和区的厚度进行夸大。
应该理解，当元件或层被称作“位于”另一元件或层“上”、或者“连接至”另一元件或层时，其可直接位于所述另一元件或层上或者连接至所述另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接位于”另一元件或层“上”、或者“直接连接至”另一元件或层时，不存在中间元件或层。相同标号始终指代相同元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。相同标号始终指代相同元件。如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等空间相对术语，以描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的器件的除图中所示的取向之外的不同取向。例如，如果图中的器件颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，术语“在……之下”可涵盖在……之上和在……之下这两个取向。器件可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
除非本文中另作说明或者通过上下文清楚地作出相反的指示，否则在描述本发明构思的上下文(尤其在权利要求的上下文)中使用的术语“一个”、“一”、“该”以及相似称谓用于覆盖单数和复数二者。除非另作说明，否则术语“包括”、“具有”和“包含”应该被理解为是开放式术语(即，意指“包括，但不限于”)。
应该理解，虽然本文中可使用术语例如第一、第二等来描述多个元件或实施例，但是这些元件或实施例不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本发明构思的教导的情况下，下面讨论的例如第一元件、第一组件或第一部分可被称作第二元件、第二组件或第二部分。
将参照其中示出了本发明构思的理想实施例的透视图、剖视图和/或平面图来描述本发明构思。因此，可根据制造技术和/或公差修改示例性示图的轮廓。也就是说，本发明构思的实施例并不旨在限制本发明构思的范围，而是覆盖可由于制造工艺的变化导致的所有改变和修改。因此，附图中示出的区以示意性方式显示，并且区的形状通过示意的方式简单地呈现，而非作为限制。
除非另外限定，否则本文中使用的所有技术和科学术语具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。还应该注意，除非另作说明，否则本文提供的任何和所有示例或示例术语的使用仅旨在更好地示出本发明构思，而非限制本发明构思的范围。此外，除非另外限定，否则通用词典中定义的所有术语不应该被过度解释。
图1是示出根据本发明构思的第一实施例的半导体衬底的图。图2是示出包括在图1的半导体衬底中的各个层的锗分率(fraction)的示意性曲线图。
参照图1和图2，根据本发明构思的第一实施例的半导体衬底1可包括底部衬底100、第一应变弛豫缓冲层110、第二应变弛豫缓冲层130、第三应变弛豫缓冲层140、第一应变释放层120等。
底部衬底100可包括(但不限于)体硅、SOI(绝缘体上硅)、硅衬底、硅锗、SGOI(绝缘体上硅锗)、碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。
在根据本发明构思的一些实施例的说明中，将底部衬底100描述为包括硅的硅衬底。第一应变弛豫缓冲层110形成在底部衬底100上。第一应变弛豫缓冲层110可包括化合物半导体。例如，第一应变弛豫缓冲层110可包括IV-IV族化合物半导体或III-V族化合物半导体。具体地说，当以IV-IV族化合物半导体作为示例时，第一应变弛豫缓冲层110可为二元化合物、三元化合物(诸如含有碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两个或更多个的硅锗)或者其中这些化合物掺杂有IV族元素的化合物。当以III-V族化合物半导体作为示例时，第一应变弛豫缓冲层110可为通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一个与V族元素磷(P)和砷(As)之一键合而形成的二元化合物、三元化合物或四元化合物之一。
第一应变弛豫缓冲层110可通过外延生长方法形成在底部衬底100上。例如，可利用(但不限于)诸如APCVD(常压化学气相沉积)、LPCVD(低压(或减压)化学气相沉积)、UHV-CVD(超高真空化学气相沉积)、MBE(分子束外延)和MOCVD(金属有机化学气相沉积)的方法形成第一应变弛豫缓冲层110。
第一应变弛豫缓冲层110可具有与底部衬底100相似的晶体结构。在根据本发明构思的一些实施例的半导体衬底中，用于底部衬底100的硅衬底具有金刚石晶体结构。因此，包括化合物半导体的第一应变弛豫缓冲层110可具有与金刚石晶体结构相似的闪锌矿结构。
在根据本发明构思的一些实施例的半导体衬底中，将第一应变弛豫缓冲层110描述为硅锗层。
例如，第一应变弛豫缓冲层110可包括Si1-xGex。这里，x可大于0并且小于1。第一应变弛豫缓冲层110的锗分率可大于下方底部衬底100的锗分率。
在根据本发明构思的第一实施例的半导体衬底中，第一应变弛豫缓冲层110可以在第一应变弛豫缓冲层110的厚度方向上(即，在底部衬底100的厚度方向上)具有均匀的锗分率。
由于底部衬底100包括硅，并且第一应变弛豫缓冲层110包括硅锗，因此第一应变弛豫缓冲层110的晶格常数通常可大于底部衬底100的晶格常数。
在根据本发明构思的一些实施例的描述中，将底部衬底100的锗分率描述为实质上为零。这里，“锗分率为0”的表达意指在底部衬底100中不包括包含有意生长的锗的薄膜。
例如，在底部衬底100中可能包括从含锗的薄膜扩散而进入底部衬底100的锗。也就是说，锗浓度或锗分率实质上为零的底部衬底100仍然可能包括通过从含锗的薄膜扩散而进入底部衬底100的锗。
替代地或者额外地，可能存在为了在制造底部衬底100的过程中的热力学稳定性而包含的杂质。这样，在底部衬底100中包含的杂质中也可包含锗。
第一应变释放层120可形成在第一应变弛豫缓冲层110上方。例如，第一应变释放层120可形成在第一应变弛豫缓冲层110上。也就是说，第一应变释放层120的最下面部分可与第一应变弛豫缓冲层110的最上面部分接触。
第一应变释放层120可包括化合物半导体。例如，第一应变释放层120可包括与第一应变弛豫缓冲层110的材料相同的材料。也就是说，第一应变释放层120可为包括硅锗的硅锗层。
可通过外延生长方法在第一应变弛豫缓冲层110上形成第一应变释放层120。
例如，第一应变释放层120可包括Si1-aGea。这里，a可大于0且小于1。第一应变释放层120的锗分率可沿着第一应变释放层120的厚度方向变化。也就是说，a的值可沿着第一应变释放层120的厚度方向变化。
在根据本发明构思的一些实施例的半导体衬底中，第一应变释放层120的锗分率可在离开底部衬底100或与底部衬底100距离增大的方向上减小。也就是说，第一应变释放层120在最靠近第一应变弛豫缓冲层110的部分的锗分率可大于第一应变释放层120在最远离第一应变弛豫缓冲层110的部分的锗分率。
另外，在根据本发明构思的第一实施例的半导体衬底中，第一应变释放层120的锗分率可在离开底部衬底100或与底部衬底100距离增大的方向上连续减小(例如，线性地减小)。
例如，可通过(但不限于)改变在外延生长过程中的温度，改变源气体之间的比率、压强等来获得在离开底部衬底100或与底部衬底100距离增大的方向上连续减小的第一应变释放层120的锗分率。
由于第一应变释放层120的锗分率在离开底部衬底100或与底部衬底100距离增大的方向上减小，因此第一应变释放层120的晶格常数会在离开底部衬底100或与底部衬底100距离增大的方向上减小。
此外，在根据本发明构思的一些实施例的半导体衬底中，第一应变释放层120的最下面部分的锗分率可大于第一应变弛豫缓冲层110的最上面部分的锗分率。虽然图2示出了锗分率一下子增大，或在第一应变弛豫缓冲层110的最上面部分与第一应变释放层120的最下面部分之间的界面处增大，但是其仅旨在便于说明，本发明构思的实施例不限于此。
也就是说，通过在第一应变弛豫缓冲层110与第一应变释放层120之间发生诸如扩散之类的混合，很显然，在第一应变弛豫缓冲层110与第一应变释放层120之间的锗分率可存在波动。
第二应变弛豫缓冲层130可形成在第一应变释放层120上方。例如，第二应变弛豫缓冲层130可形成在第一应变释放层120上。也就是说，第二应变弛豫缓冲层130的最下面部分可与第一应变释放层120的最上面部分接触。
第二应变弛豫缓冲层130可包括化合物半导体。例如，第二应变弛豫缓冲层130可包括与第一应变弛豫缓冲层110的材料相同的材料。也就是说，第二应变弛豫缓冲层130可为包括硅锗的硅锗层。
可以通过外延生长方法在第一应变释放层120上形成第二应变弛豫缓冲层130。
例如，第二应变弛豫缓冲层130可包括Si1-yGey。这里，y可大于0且小于1。在根据本发明构思的第一实施例的半导体衬底中，第二应变弛豫缓冲层130可在第二应变弛豫缓冲层130的厚度方向上(即，在底部衬底100的厚度方向上)具有均匀的锗分率。
此外，在根据本发明构思的第一实施例的半导体衬底中，第二应变弛豫缓冲层130的最下面部分的锗分率可大于第一应变弛豫缓冲层110的最上面部分的锗分率。
也就是说，由于第一应变弛豫缓冲层110和第二应变弛豫缓冲层130中的每一个可在底部衬底100的厚度方向上具有均匀的锗分率，因此第二应变弛豫缓冲层130的锗分率可大于第一应变弛豫缓冲层110的锗分率。也就是说，y可大于x。
虽然第一应变弛豫缓冲层110和第二应变弛豫缓冲层130中的每一个包括硅锗，但是由于第二应变弛豫缓冲层130的锗分率大于第一应变弛豫缓冲层110的锗分率，因此第二应变弛豫缓冲层130的晶格常数通常会大于第一应变弛豫缓冲层110的晶格常数。
在图2中，第二应变弛豫缓冲层130的最下面部分的锗分率示为与第一应变释放层120的最上面部分的锗分率基本相同，但是不限于此。
也就是说，第二应变弛豫缓冲层130的最下面部分的锗分率当然可大于或小于第一应变释放层120的最上面部分的锗分率。
第三应变弛豫缓冲层140可形成在第二应变弛豫缓冲层130上方。第三应变弛豫缓冲层140可包括化合物半导体。
例如，第三应变弛豫缓冲层140可包括与第一应变弛豫缓冲层110的材料相同的材料。也就是说，第三应变弛豫缓冲层140可为包括硅锗的硅锗层。
可以通过外延生长方法在第二应变弛豫缓冲层130上形成第三应变弛豫缓冲层140。
例如，第三应变弛豫缓冲层140可包括Si1-zGez。这里，z可大于0且小于1。在图2中，第三应变弛豫缓冲层140在第三应变弛豫缓冲层140的厚度方向上(也就是说，在底部衬底100的厚度方向上)可具有均匀的锗分率，但是本发明构思的实施例不限于此。
另外，第三应变弛豫缓冲层140的最下面部分的锗分率可大于第二应变弛豫缓冲层130的最上面部分的锗分率。换句话说，由于第二应变弛豫缓冲层130和第三应变弛豫缓冲层140中的每一个可在底部衬底100的厚度方向上具有均匀的锗比率，因此第三应变弛豫缓冲层140的锗分率可大于第二应变弛豫缓冲层130的锗分率。也就是说，z可大于y。
虽然第二应变弛豫缓冲层130和第三应变弛豫缓冲层140中的每一个都包括硅锗，但是由于第三应变弛豫缓冲层140的锗分率大于第二应变弛豫缓冲层130的锗分率，因此第三应变弛豫缓冲层140的晶格常数通常会大于第二应变弛豫缓冲层130的晶格常数。
第四应变弛豫缓冲层150可形成在第三应变弛豫缓冲层140上方。第四应变弛豫缓冲层150可包括化合物半导体。
例如，第四应变弛豫缓冲层150可包括与第一应变弛豫缓冲层110的材料相同的材料。也就是说，第四应变弛豫缓冲层150可为包括硅锗的硅锗层。
可以通过外延生长方法在第三应变弛豫缓冲层140上形成第四应变弛豫缓冲层150。
例如，第四应变弛豫缓冲层150可包括Si1-wGew。这里，w可大于0且小于1。在图2中，第四应变弛豫缓冲层150可在第四应变弛豫缓冲层150的厚度方向上(也就是说，在底部衬底100的厚度方向上)具有均匀的锗比率，但是本发明构思的实施例不限于此。
另外，第四应变弛豫缓冲层150的最下面部分的锗分率可大于第三应变弛豫缓冲层140的最上面部分的锗分率。换句话说，由于第三应变弛豫缓冲层140和第四应变弛豫缓冲层150中的每一个可在底部衬底100的厚度方向上具有均匀的锗分率，因此第四应变弛豫缓冲层150的锗分率可大于第三应变弛豫缓冲层140的锗分率。也就是说，w可大于z。
虽然第三应变弛豫缓冲层140和第四应变弛豫缓冲层150中的每一个都包括硅锗，但是由于第四应变弛豫缓冲层150的锗分率大于第三应变弛豫缓冲层140的锗分率，因此第四应变弛豫缓冲层150的晶格常数通常会大于第三应变弛豫缓冲层140的晶格常数。
在根据本发明构思的第一实施例的半导体衬底1中，第一应变弛豫缓冲层110的锗分率、第二应变弛豫缓冲层130的锗分率、第三应变弛豫缓冲层140的锗分率和第四应变弛豫缓冲层150的锗分率可随着它们与底部衬底100之间距离的增大而增大。
在图1和图2的说明中，已将根据本发明构思的第一实施例的半导体衬底1描述为包括第三应变弛豫缓冲层140和第四应变弛豫缓冲层150，但是本发明构思的实施例不限于此。
也就是说，根据本发明构思的第一实施例的半导体衬底1可处于这样的状态：去除了第四应变弛豫缓冲层150或第三应变弛豫缓冲层140与第四应变弛豫缓冲层150，或者没有包括或形成第四应变弛豫缓冲层150或第三应变弛豫缓冲层140与第四应变弛豫缓冲层150。
下面将描述包括在半导体衬底中的第一应变释放层120的效用。为了便于说明，将仅利用第一应变弛豫缓冲层110和第二应变弛豫缓冲层130来描述用于使应变弛豫的应变弛豫缓冲层。
可在底部衬底100上生长包括晶格常数与底部衬底100的晶格常数不同的材料的第一应变弛豫缓冲层110。当第一应变弛豫缓冲层110比临界厚度薄时，第一应变弛豫缓冲层110会处于完全应变的状态。
同时，当第一应变弛豫缓冲层110的厚度变得大于临界厚度时，可以降低第一应变弛豫缓冲层110的内部能量，同时通过第一应变弛豫缓冲层110产生位错。然而，在第一应变弛豫缓冲层110中产生的位错会在第一应变弛豫缓冲层110内传递，并且可延伸至第一应变弛豫缓冲层110的最上面的表面。
当在这种状态下在第一应变弛豫缓冲层110上形成第二应变弛豫缓冲层130时，在第一应变弛豫缓冲层110内产生的位错会延伸并且传递至第二应变弛豫缓冲层130的内部，除此之外，由于第一应变弛豫缓冲层110与第二应变弛豫缓冲层130之间的晶格常数差异而可能产生额外位错。
因此，即使通过在底部衬底100上生长第一应变弛豫缓冲层110和第二应变弛豫缓冲层130释放了第二应变弛豫缓冲层130的应变，第二应变弛豫缓冲层130也会包括位错。因此，即使在第二应变弛豫缓冲层130上额外生长用于半导体器件的沟道层，半导体器件的性能也会因为位于沟道层下方的第二应变弛豫缓冲层130的位错而下降。
然而，当在第一应变弛豫缓冲层110与第二应变弛豫缓冲层130之间插入本发明构思的第一应变释放层120时，通过第一应变释放层120将张应力而非(形成第二应变弛豫缓冲层130时的)压应力施加至第一应变弛豫缓冲层110的顶部。也就是说，由于第一应变弛豫缓冲层110与第一应变释放层120之间的应力场的符号发生改变，因此可以降低从第一应变弛豫缓冲层110传递的位错的密度。
由于第一应变释放层120的锗分率高于第一应变弛豫缓冲层110和第二应变弛豫缓冲层130的锗分率，因此第一应变释放层120可将张应力施加至第二应变弛豫缓冲层130。因此，第一应变释放层120可提供帮助，以使得第二应变弛豫缓冲层130的顶部是完全释放的或基本释放的。这里，完全释放的第二应变弛豫缓冲层130意指这样的硅锗层，至少在其界面处，所述硅锗层的晶格常数与第二应变弛豫缓冲层130中包括的锗分率和硅分率成比例。
另外，第一应变释放层120可促进完全释放或基本释放第二应变弛豫缓冲层130的顶部。然而，当在底部衬底100上形成其中锗分率依次增大的多个应变弛豫缓冲层时，应变弛豫缓冲层的顶部可通过生长较厚的应变弛豫缓冲层而完全释放。
因此，即使在底部衬底100上形成了比不包括第一应变弛豫缓冲层110的应变弛豫缓冲层(b)更薄的外延层，包括第一应变释放层120的应变弛豫缓冲层(a)也可获得与(b)相同或进一步改善的应变释放和位错密度。
在根据本发明构思的第一实施例的半导体衬底中，已将第一应变弛豫缓冲层至第四应变弛豫缓冲层110、130、140、150和第一应变释放层120描述为包括硅锗。
作为另一示例，下面将简单描述其中第一应变弛豫缓冲层至第四应变弛豫缓冲层110、130、140、150和第一应变释放层120包括除硅锗以外的不同材料的情况。
下文中，例如，第一应变弛豫缓冲层至第四应变弛豫缓冲层110、130、140、150和第一应变释放层120将被描述为包括III-V族化合物半导体(诸如III-V族化合物半导体InpGa(1-p)As)。这里，p可以大于等于0且小于等于1。第二应变弛豫缓冲层130的铟分率可大于第一应变弛豫缓冲层110中的铟分率。此外，第三应变弛豫缓冲层140的铟分率可大于第二应变弛豫缓冲层130的铟分率并且可小于第四应变弛豫缓冲层150的铟分率。
第一应变释放层120的铟分率可在第一应变释放层120的厚度方向上变化。也就是说，p值可在第一应变释放层120的厚度方向上变化。
例如，第一应变释放层120的铟分率可在离开底部衬底100或与底部衬底100距离增大的方向上减小。第一应变释放层120在最靠近第一应变弛豫缓冲层110的部分中的铟分率可大于第一应变释放层120在最远离第一应变弛豫缓冲层110的部分中的铟分率。
另外，第一应变释放层120的铟分率可在离开底部衬底100或与底部衬底100距离增大的方向上连续减小或者以逐步的方式减小。
在以上描述中，示出了应变弛豫缓冲层110、130、140、150的晶格常数随着从第一应变弛豫缓冲层110向第四应变弛豫缓冲层150移动而增大。然而，与此不同的是，当从第一应变弛豫缓冲层110向第四应变弛豫缓冲层150移动时，应变弛豫缓冲层110、130、140、150的晶格常数可减小。
也就是说，第二应变弛豫缓冲层130的镓分率可大于第一应变弛豫缓冲层110中的镓分率。此外，第三应变弛豫缓冲层140的镓分率可大于第二应变弛豫缓冲层130的镓分率并且可小于第四应变弛豫缓冲层150的镓分率。
另外，第一应变弛豫缓冲层至第四应变弛豫缓冲层110、130、140、150和第一应变释放层120可包括不同的材料而不是相同的材料。
图3a是示出包括在根据本发明构思的第二实施例的半导体衬底中的各个层的锗分率的示意性曲线图。图3b是示出包括在根据本发明构思的第二实施例的修改示例的半导体衬底中的各个层的锗分率的示意性曲线图。图4是示出包括在根据本发明构思的第三实施例的半导体衬底中的各个层的锗分率的示意性曲线图。图5是示出包括在根据本发明构思的第四实施例的半导体衬底中的各个层的锗分率的示意性曲线图。为了便于说明，将主要描述与参照图1和图2描述的那些的差异。
参照图3a，在根据本发明构思的第二实施例的半导体衬底2中，第二应变弛豫缓冲层130的最下面部分的锗分率可与第一应变弛豫缓冲层110的最上面部分的锗分率基本相同。换句话说，由于第一应变弛豫缓冲层110和第二应变弛豫缓冲层130中的每一个可在底部衬底100的厚度方向上具有均匀的锗分率，因此第二应变弛豫缓冲层130的锗分率可与第一应变弛豫缓冲层110的锗分率相同。也就是说，y可与x具有基本相同的值。
第一应变释放层120可设置在彼此具有相同的锗分率的第一应变弛豫缓冲层110与第二应变弛豫缓冲层130之间。由于第一应变释放层120改变了第一应变弛豫缓冲层110与第二应变弛豫缓冲层130之间的各个边界表面中的应变场，因此可减小第二应变弛豫缓冲层130的顶部的应变释放和通过从第一应变弛豫缓冲层110延伸至第二应变弛豫缓冲层130而传递的位错的密度。
参照图3b，在根据本发明构思的第二实施例的修改示例的半导体衬底2a中，第二应变弛豫缓冲层130的最下面部分的锗分率可小于第一应变弛豫缓冲层110的最上面部分的锗分率。也就是说，第二应变弛豫缓冲层130的锗分率可小于第一应变弛豫缓冲层110的锗分率。也就是说，y可小于x。
参照图4，在根据本发明构思的第三实施例的半导体衬底3中，第一应变弛豫缓冲层110的锗分率可在离开底部衬底100或与底部衬底100距离增大的方向上增大。也就是说，第一应变弛豫缓冲层110在最靠近底部衬底100的部分中的锗分率可小于第一应变弛豫缓冲层110在最远离底部衬底100的部分中的锗分率。例如，第一应变弛豫缓冲层110的锗分率可在离开底部衬底100或与底部衬底100距离增大的方向上连续增大。由于第一应变弛豫缓冲层110的锗分率在离开底部衬底100或与底部衬底100距离增大的方向上增大，因此第一应变弛豫缓冲层110的晶格常数会在离开底部衬底100或与底部衬底100距离增大的方向上增大。
另外，第二应变弛豫缓冲层130的锗分率可在离开第一应变释放层120或与第一应变释放层120距离增大的方向上增大。换句话说，第二应变弛豫缓冲层130在最靠近第一应变释放层120的部分中的锗分率可小于第二应变弛豫缓冲层130在最远离第一应变释放层120的部分中的锗分率。例如，第二应变弛豫缓冲层130的锗分率可在离开第一应变释放层120或与第一应变释放层120距离增大的方向上连续增大。由于第二应变弛豫缓冲层130的锗分率在离开第一应变释放层120或与第一应变释放层120距离增大的方向上增大，因此第二应变弛豫缓冲层130的晶格常数会在离开底部衬底100或与底部衬底100距离增大的方向上增大。
在图4中，第三应变弛豫缓冲层140和第四应变弛豫缓冲层150中的每一个示为在所述厚度方向上具有均匀的锗分率，但是本发明构思的实施例不限于此。
另外，与图4不同的是，在一些实施例中，第一应变弛豫缓冲层110和第二应变弛豫缓冲层130中只有一个的锗分率可在离开底部衬底100或与底部衬底100距离增大的方向上增大。
参照图5，在根据本发明构思的第四实施例的半导体衬底4中，第一应变释放层120的锗分率可在离开底部衬底100或与底部衬底100距离增大的方向上按照逐步的方式或形式减小。换句话说，第一应变释放层120可包括锗分率彼此不同的多个硅锗应变释放层。因此，与最远离第一应变弛豫缓冲层110的硅锗应变释放层相比，最靠近第一应变弛豫缓冲层110的硅锗应变释放层可具有较大的锗分率。
在图5中，虽然将第一应变释放层120描述为包括锗分率彼此不同的三个硅锗释放层，但是这仅是为了便于说明，并且本发明构思的实施例不限于此。另外，图5所示的台阶式形状仅是为了说明的目的，并且本发明构思的实施例不限于此。
图6是示出根据本发明构思的第五实施例的半导体衬底的图。图7是示出根据本发明构思的第六实施例的半导体衬底的图。图8是示出根据本发明构思的第七实施例的半导体衬底的图。作为参考，包括在根据本发明构思的第五实施例至第七实施例的半导体衬底中的各个层的锗分率可与图1的基本相同。
参照图6，根据本发明构思的第五实施例的半导体衬底5还可包括设置在第一应变弛豫缓冲层110中的绝缘膜图案105。绝缘膜图案105可形成在具有相同锗分率的第一应变弛豫缓冲层110中。例如，绝缘膜图案105可包括(但不限于)二氧化硅、氧氮化硅、氮化硅等。
在图6中，绝缘膜图案105示为按照规则间隔形成，但是本发明构思的实施例不限于此。另外，绝缘膜图案105中的每一个示为具有均匀的厚度，但是本发明构思的实施例不限于此。作为示例，在形成位于绝缘膜图案105下方的第一应变弛豫缓冲层110之后，可利用图案化工艺形成绝缘膜图案105。作为另一示例，在形成一部分第一应变弛豫缓冲层110之后，绝缘膜图案105可形成薄绝缘膜。在形成绝缘膜之后，例如通过将绝缘膜热处理以使得绝缘膜自发凝聚，可形成具有量子点状形状的绝缘膜图案105。
由于绝缘膜图案105位于第一应变释放层120下方，因此绝缘膜图案105可阻挡从第一应变弛豫缓冲层110的底部传递至第一应变弛豫缓冲层110的顶部的位错的一部分。另外，在形成绝缘膜图案105之后，可通过侧向生长形成与绝缘膜图案105重叠的在绝缘膜图案105上的第一应变弛豫缓冲层110。因此，在底部衬底100的基础上，位于远离绝缘膜图案105的第一应变弛豫缓冲层110中的位错的密度会低于位于靠近绝缘膜图案105的第一应变弛豫缓冲层110中的位错的密度。
如果将额外的应变弛豫缓冲层插入或设置在底部衬底100与第一应变弛豫缓冲层110之间，则绝缘膜图案105可形成在介于底部衬底100与第一应变弛豫缓冲层110之间的应变弛豫缓冲层中。
参照图7，根据本发明构思的第六实施例的半导体衬底6还可包括布置在第二应变弛豫缓冲层130中的绝缘膜图案105。由于绝缘膜图案105位于第一应变释放层120上方，因此绝缘膜图案105可阻挡从第二应变弛豫缓冲层130的底部传递至第二应变弛豫缓冲层130的顶部的位错的一部分。由于绝缘膜图案105的其它说明可与参照图6描述的内容基本相同，因此下面将不提供这些说明。
参照图8，根据本发明构思的第七实施例的半导体衬底7还可包括布置在第二应变弛豫缓冲层130与第三应变弛豫缓冲层140之间的绝缘膜图案105。绝缘膜图案105可形成在锗分率彼此不同的第二应变弛豫缓冲层130与第三应变弛豫缓冲层140之间。
在图8中，绝缘膜图案105示为位于第一应变释放层120上方，但是本发明构思的实施例不限于此。也就是说，在一些实施例中，绝缘膜图案105可形成在位于第一应变释放层120下方的锗分率彼此不同的应变弛豫缓冲层之间。
根据本发明构思的第七实施例的绝缘膜图案105可减少或防止从第二应变弛豫缓冲层130内部传递的位错的一部分传递至第三应变弛豫缓冲层140。另外，绝缘膜图案105可减小在锗分率彼此不同的第二应变弛豫缓冲层130与第三应变弛豫缓冲层140之间可能产生的位错的成核位置的面积。这可减小在锗分率彼此不同的第二应变弛豫缓冲层130与第三应变弛豫缓冲层140之间产生的位错的密度。
图9是示出根据本发明构思的第八实施例的半导体衬底的图。图10是示出包括在图9的半导体衬底中的各个层的锗分率的示意性曲线图。图11是示出根据本发明构思的第九实施例的半导体衬底的图。图12是示出包括在图11的半导体衬底中的各个层的锗分率的示意性曲线图。为了便于说明，将主要描述与参照图1和图2描述的那些的不同。
参照图9和图10，根据本发明构思的第八实施例的半导体衬底8还可包括布置在第一应变弛豫缓冲层110与底部衬底100之间的第二应变释放层160。换句话说，第二应变释放层160可形成为比第一应变释放层120更加邻近于底部衬底100。第二应变释放层160可包括化合物半导体。例如，第二应变释放层160可包括与第一应变弛豫缓冲层110的材料相同的材料。也就是说，第二应变释放层160可包括硅锗。第二应变释放层160可通过外延生长方法形成在底部衬底100上。例如，第二应变释放层160可包括Si1-bGeb。这里，b可大于0且小于1。第二应变释放层160的锗分率可在第二应变释放层160的厚度方向上均匀。
在根据本发明构思的第八实施例的半导体衬底8中，第二应变释放层160的最下面部分的锗分率可大于底部衬底100的最上面部分的锗分率。由于底部衬底100可包括硅衬底，并且第一应变弛豫缓冲层110可在底部衬底100的厚度方向上具有恒定或均匀的锗分率，因此第二应变释放层160的锗分率可大于底部衬底100的锗分率。
另外，在根据本发明构思的第八实施例的半导体衬底8中，第二应变释放层160的最上面部分的锗分率可大于第一应变弛豫缓冲层110的最下面部分的锗分率。
由于第一应变弛豫缓冲层110和第二应变释放层160中的每一个可在底部衬底100的厚度方向上具有均匀的锗分率，因此第二应变释放层160的锗分率可大于第一应变弛豫缓冲层110的锗分率。也就是说，b可大于x。
参照图11和图12，根据本发明构思的第九实施例的半导体衬底9还可包括布置在第二应变弛豫缓冲层130与第三应变弛豫缓冲层140之间的第二应变释放层160。换句话说，第二应变释放层160可形成为比第一应变释放层120更加远离底部衬底100。在根据本发明构思的第九实施例的半导体衬底9中，第二应变释放层160的最下面部分的锗分率可大于第二应变弛豫缓冲层130的最上面部分的锗分率。换句话说，由于第二应变弛豫缓冲层130和第二应变释放层160中的每一个可在底部衬底100的厚度方向上具有恒定的或均匀的锗分率，因此第二应变释放层160的锗分率可大于第二应变弛豫缓冲层130的锗分率。
另外，在根据本发明构思的第九实施例的半导体衬底9中，第二应变释放层160的最上面部分的锗分率可大于第三应变弛豫缓冲层140的最下面部分的锗分率。由于第三应变弛豫缓冲层140和第二应变释放层160中的每一个可在底部衬底100的厚度方向上具有均匀的锗分率，因此第二应变弛豫缓冲层160的锗分率可大于第三应变弛豫缓冲层140的锗分率。也就是说，b可大于z。更一般地说，在一些实施例中，第二应变释放层160的晶格常数可比下一层和上一层的晶格常数都大。
图13是示出根据本发明构思的第十实施例的半导体衬底的图。图14是示出包括在图13的半导体衬底中的各个层的锗分率的示意性曲线图。为了便于说明，将主要描述与参照图1和图2描述的那些的不同。
参照图13和图14，根据本发明构思的第十实施例的半导体衬底10还可包括第三应变释放层170。第三应变释放层170可设置在第二应变弛豫缓冲层130与第三应变弛豫缓冲层140之间。也就是说，第三应变释放层170可形成在第一应变释放层120上。第三应变释放层170可包括化合物半导体。例如，第三应变释放层170可包括与第一应变弛豫缓冲层110的材料相同的材料。也就是说，第三应变释放层170可为包括硅锗的硅锗层。可通过外延生长方法在第二应变弛豫缓冲层130上形成第三应变释放层170。
例如，第三应变释放层170可包括Si1-cGec。这里，c可大于0且小于1。第三应变释放层170的锗分率可在第三应变释放层170的厚度方向上变化。也就是说，c的值可在第三应变释放层170的厚度方向上变化。例如，第三应变释放层170的锗分率可在离开底部衬底100或与底部衬底100距离增大的方向上减小。也就是说，第三应变释放层170在最靠近第二应变弛豫缓冲层130的部分的锗分率可大于第三应变释放层170在最远离第二应变弛豫缓冲层130的部分的锗分率。
另外，第三应变释放层170的锗分率可在离开底部衬底100或与底部衬底100距离增大的方向上连续减小，但是本发明构思的实施例不限于此。也就是说，如图5中的描述，第三应变释放层170的锗分率可在离开底部衬底100或与底部衬底100距离增大的方向上按照逐步的方式或形式减小。由于第三应变释放层170的锗分率在离开底部衬底100或与底部衬底100距离增大的方向上减小，因此第三应变释放层170的晶格常数会在离开底部衬底100或与底部衬底100距离增大的方向上减小。
第三应变释放层170的最下面部分的锗分率可大于第二应变弛豫缓冲层130的最上面部分的锗分率。在图14中，第三应变弛豫缓冲层140的最下面部分的锗分率示为与第三应变释放层170的最上面部分的锗分率基本相同，但是本发明构思的实施例不限于此。也就是说，第三应变弛豫缓冲层140的最下面部分的锗分率可大于也可小于第三应变释放层170的最上面部分的锗分率。
图15是示出根据本发明构思的第十一实施例的半导体衬底的图。图16是示出包括在图15的半导体衬底中的各个层的锗分率的示意性曲线图。为了便于说明，将主要描述与参照图1和图2描述的那些的不同。
参照图15和图16，在根据本发明构思的第十一实施例的半导体衬底11中，第一应变释放层120可直接形成在底部衬底100上。换句话说，可以不在第一应变释放层120与底部衬底100之间插入硅锗层。第一应变释放层120的最下面部分的锗分率可大于底部衬底100的最上面部分的锗分率。
在图16中，虽然示出了锗分率一下子增大，或者在底部衬底100的最上面部分与第一应变释放层120的最下面部分之间的界面处增大，但是这仅旨在便于说明，并且本发明构思的实施例不限于此。也就是说，锗分率可能会由于在底部衬底100与第一应变释放层120之间发生诸如扩散的混合而在底部衬底100与第一应变释放层120之间波动。
图17是示出根据本发明构思的第十二实施例的半导体衬底的图。图18是示出包括在图17的半导体衬底中的各个层的锗分率的示意性曲线图。为了便于说明，将省略在图1、图2和图6中描述的内容的重复部分。
参照图17和图18，根据本发明构思的第十二实施例的半导体衬底12包括底部衬底100、第一应变弛豫缓冲层110、第二应变弛豫缓冲层130、第三应变弛豫缓冲层140和绝缘膜图案105。
第一应变弛豫缓冲层110形成在底部衬底100上。第一应变弛豫缓冲层110可包括第一下部应变弛豫缓冲层111和第一上部应变弛豫缓冲层112。第一下部应变弛豫缓冲层111和第一上部应变弛豫缓冲层112可按次序层叠在底部衬底100上。第一下部应变弛豫缓冲层111和第一上部应变弛豫缓冲层112中的每一个可包括化合物半导体。例如，第一下部应变弛豫缓冲层111和第一上部应变弛豫缓冲层112中的每一个可为包括硅锗的硅锗膜。另外，第一下部应变弛豫缓冲层111的锗分率和第一上部应变弛豫缓冲层112的锗分率可彼此基本相同。
绝缘膜图案105可布置在第一应变弛豫缓冲层110中。更具体地说，绝缘膜图案105可形成在第一下部应变弛豫缓冲层111上。第一上部应变弛豫缓冲层112可形成在绝缘膜图案105和第一下部应变弛豫缓冲层111上。第二应变弛豫缓冲层130和第三应变弛豫缓冲层140可按次序布置在第一应变弛豫缓冲层110上方。第二应变弛豫缓冲层130的锗分率可大于第一应变弛豫缓冲层110的锗分率。第三应变弛豫缓冲层140的锗分率可大于第二应变弛豫缓冲层130的锗分率。
图19是示出根据本发明构思的第十三实施例的半导体衬底的图。为了便于说明，将主要描述与参照图17和图18描述的那些半导体衬底的不同。
参照图19，在根据本发明构思的第十三实施例的半导体衬底13中，绝缘膜图案105可设置在第一应变弛豫缓冲层110与第二应变弛豫缓冲层130之间。也就是说，绝缘膜图案105可形成在锗分率彼此不同的第一应变弛豫缓冲层110与第二应变弛豫缓冲层130之间。第二应变弛豫缓冲层130可形成在绝缘膜图案105和第一应变弛豫缓冲层110上。
图20是示出根据本发明构思的实施例的半导体器件的图。作为参考，根据本发明构思的实施例的半导体器件可包括上述半导体衬底1至13，但是图20示出了包括利用图1作为示例描述的半导体衬底1至4的半导体器件。
参照图20，根据本发明构思的实施例的半导体器件201可为包括半导体衬底200、第一沟道层210、第一栅电极220等的晶体管结构。由于对半导体衬底200的描述与参照图1的描述基本相同，因此将其省略。
第一沟道层210可形成在半导体衬底200上。第一沟道层210可用作半导体器件201的沟道区。例如，第一沟道层210可包括硅、硅锗、锗或III-V族化合物半导体中的至少一个。例如，第一沟道层210可根据半导体器件201是PMOS还是NMOS而具有其它材料。如果第一沟道层210是包括硅锗的硅锗层，则第一沟道层210的锗分率可与位于第一沟道层210下方的第四应变弛豫缓冲层150的锗分率不同。
第一栅电极220可形成在第一沟道层210上。例如，第一栅电极220可包括(但不限于)多晶硅或金属材料。还可在第一栅电极220上形成硬掩模。
第一栅极绝缘膜215可形成在第一栅电极220与第一沟道层210之间。例如，第一栅极绝缘膜215可包括二氧化硅膜、氧氮化硅膜、氮化硅膜或介电常数高于氮化硅膜的介电常数的高介电常数电介质膜。例如，高介电常数电介质膜可包括(但不限于)二氧化铪，铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、二氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物或铅锌铌酸盐中的一个或多个。
第一栅间隔件230可形成在第一栅电极220的侧壁上。例如，第一栅间隔件230可包括二氧化硅、氮化硅、氧氮化硅等。
第一源极/漏极区240可形成在第一栅电极220的两侧，并且可形成在半导体衬底200中。在图20中，例如，已示出了第一源极/漏极区240形成在半导体衬底200的第四应变弛豫缓冲层150中，但是本发明构思的实施例不限于此。可通过在半导体衬底200中掺杂p型杂质或n型杂质形成第一源极/漏极区240，但是本发明构思的实施例不限于此。也就是说，在去除一部分半导体衬底200之后，通过利用外延生长方法再次使其生长，可形成第一源极/漏极区240。
在图20中，示出了第一沟道层210从第一栅电极220的侧壁侧向延伸，并且第一源极/漏极区240也形成在第一沟道层210上，但是本发明构思的实施例不限于此。第一沟道层210可不从第一栅电极220侧向延伸和/或第一栅间隔件230和第一源极/漏极区240可不形成在第一沟道层210中。
图21是示出根据本发明构思的另一实施例的半导体器件的图。图22是沿着图21的线A-A截取的剖视图。图23是沿着图21的线B-B截取的剖视图。作为参考，虽然根据本发明构思的另一实施例的半导体器件可包括上述半导体衬底1至13，但是图21至图23示出了包括利用图1作为示例描述的半导体衬底1至4的半导体器件。
参照图21至图23，根据本发明构思的另一实施例的半导体器件301可包括半导体衬底300、鳍式有源图案F、第二沟道层310、第二栅电极320等。
由于对半导体衬底300的描述与利用图1描述的内容基本相同，因此将其省略。
鳍式有源图案F可从半导体衬底300突出。由于场绝缘膜305覆盖鳍式有源图案F的侧壁的一部分，因此鳍式有源图案F的至少一部分可突出到场绝缘膜305的上表面以上。可通过场绝缘膜305限定鳍式有源图案F。鳍式有源图案F可沿着第一方向X延伸。例如，场绝缘膜305可包括(但不限于)氧化膜、氮化膜、氧氮化膜或它们的组合。
在根据本发明构思的另一实施例的半导体器件301中，可通过蚀刻半导体衬底300的第四应变弛豫缓冲层150的一部分形成鳍式有源图案F。换句话说，第四应变弛豫缓冲层150可包括形成在第四应变弛豫缓冲层150中的沟槽305t。可通过沟槽305t形成鳍式有源图案F。还可将鳍式有源图案F描述为第四应变弛豫缓冲层150的一部分。因此，鳍式有源图案F和第四应变弛豫缓冲层150可为一体化结构。
场绝缘膜305可以填充形成在第四应变弛豫缓冲层150中的沟槽305t的一部分。因此，鳍式有源图案F的一部分(也就是说，第四应变弛豫缓冲层150的一部分)可从场绝缘膜305的上表面向上突出。也就是说，与第四应变弛豫缓冲层150的上表面相比，场绝缘膜305的上表面可更加邻近或靠近底部衬底100。
沟槽305t形成在第四应变弛豫缓冲层150中的深度可为h1，并且包括鳍式有源图案F的第四应变弛豫缓冲层150的厚度可为h2。例如，虽然形成在第四应变弛豫缓冲层150中的沟槽305t的深度h1与包括鳍式有源图案F的第四应变弛豫缓冲层150的厚度h2的比率可大于0.4且小于0.95，但是该比率可根据半导体器件301的设计对象而不同。
第二沟道层310可形成在鳍式有源图案F上。例如，第二沟道层310可形成在鳍式有源图案F的上表面上。第二沟道层310可像鳍式有源图案F那样沿着第一方向X延伸，但是本发明构思的实施例不限于此。例如，第二沟道层310可包括硅、硅锗、锗和III-V族化合物半导体中的至少一个。例如，第二沟道层310可根据半导体器件301是PMOS还是NMOS而具有其它材料。
第二栅电极320在第二方向Y上延伸，并且可形成为与鳍式有源图案F和第二沟道层310交叉。第二栅电极320可形成在鳍式有源图案F、第二沟道层310和场绝缘膜105上。例如，第二栅电极320可包括(但不限于)多晶硅或金属材料。第二栅电极320可形成为与从场绝缘膜305(换句话说，第四应变弛豫缓冲层150)的上表面向上突出的鳍式有源图案F交叉。
第二栅极绝缘膜315可形成在第二沟道层310与第二栅电极320之间。第二栅极绝缘膜315可形成在从场绝缘膜305向上突出的鳍式有源图案F的侧壁与第二栅电极320之间。第二栅极绝缘膜315可设置在第二栅电极320与栅间隔件330之间。此外，第二栅极绝缘膜315可设置在第二栅电极320与场绝缘膜305之间。例如，第二栅极绝缘膜315可包括二氧化硅膜、氧氮化硅膜、氮化硅膜或者介电常数高于氮化硅膜的介电常数的高介电常数电介质膜。
第二栅间隔件330可形成在沿着第二方向Y延伸的第二栅电极320的侧壁上。例如，第二栅间隔件330可包括二氧化硅、氮化硅或氧氮化硅。
第二源极/漏极区340可形成在第二栅电极320的两侧，并且可形成在鳍式有源图案F中。可通过在鳍式有源图案F中掺杂p型杂质或n型杂质形成第二源极/漏极区340，但是本发明构思的实施例不限于此。
可替换地，与图21中所示的不同，可在去除鳍式有源图案F的一部分之后利用外延生长方法形成第二源极/漏极区340，或者第二源极/漏极区340各自可通过在从场绝缘膜305向上突出的鳍式有源图案F的侧壁和上表面上形成外延层而形成。
在图21和图22中，示出了第二沟道层310沿着第一方向X从第二栅电极320的侧壁延伸，并且第二源极/漏极区340也形成在第二沟道层310中，但是本发明构思的实施例不限于此。第二沟道层310可不沿着第一方向X从第二栅电极320和/或第二栅间隔件330延伸，并且第二源极/漏极区340可不形成在第二沟道层310中。
图24是示出根据本发明构思的又一实施例的半导体器件的图。图25是沿着图24中的线A-A截取的剖视图。图26是沿着图24中的线C-C截取的剖视图。为了便于说明，将主要示出与利用图21至图23描述的实施例的不同。作为参考，沿着图24的线B-B截取的剖视图与图23的基本相同。
参照图24至图26，在根据本发明构思的又一实施例的半导体器件302中，第二源极/漏极区340各自可包括形成在鳍式有源图案F的侧壁上的外延层345。外延层345可形成在从场绝缘膜305的上表面向上突出的鳍式有源图案F的侧壁和上表面上。换句话说，外延层345可沿着从场绝缘膜305的上表面向上突出的鳍式有源图案F的轮廓形成。如果从第四应变弛豫缓冲层150形成的鳍式有源图案F包括硅锗，则外延层345可包括例如(但不限于)硅、硅锗、锗等。
在图24和图25中，示出了第二沟道层310沿着第一方向X从第二栅电极320的侧壁延伸，并且在外延层345与鳍式有源图案F之间延伸，但是本发明构思的实施例不限于此。
另外，在图24至图26中，第二源极/漏极区340已示为形成在外延层345、第二沟道层310和鳍式有源图案F中，但是本发明构思的实施例不限于此。第二沟道层310可不在外延层345与鳍式有源图案F之间延伸，并且第二源极/漏极区340可不形成在第二沟道层310中。
图27是包括根据本发明构思的一些实施例的半导体器件的电子系统的框图。
参照图27，根据本发明构思的实施例的电子系统1100可包括控制器1110、输入/输出装置(I/O)1120、存储器装置1130、接口1140和总线1150。控制器1110、输入/输出装置1120、存储器装置1130和/或接口1140可通过总线1150连接在一起。总线1150对应于数据移动的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和能够与这些元件相似地执行功能的逻辑元件中的至少一个。输入/输出装置1120可包括键区、键盘、显示装置等。存储器装置1130可存储数据和/或命令。接口1140可执行将数据发送至通信网络或者从通信网络接收数据的功能。接口1140可为有线形式或无线形式的。例如，接口1140可包括天线、有线和无线收发器等。虽然未示出，但是电子系统1100还可包括作为用于改进控制器1110的操作的操作存储器的高速DRAM和/或SDRAM。根据本发明构思的一些实施例的半导体器件可设置在存储器装置1130内或者可作为控制器1110或输入/输出装置(I/O)1120的一部分提供。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境下发送和/或接收信息的所有电子产品。
图28和图29是可应用根据本发明构思的一些实施例的半导体器件的示例半导体系统。图28是平板PC，并且图29示出了笔记本计算机。根据本发明构思的一些实施例的半导体器件201、301、302中的至少一个可用于平板PC、笔记本计算机等中。根据本发明构思的一些实施例的半导体器件也可应用于未示出的其它集成电路装置。
已参照附图描述了本发明构思的实施例，但是本领域普通技术人员之一可理解，在不改变本发明构思的技术概念或重要特征的情况下，本领域普通技术人员之一可按照其它特定形式执行本发明构思。此外，上述实施例仅是示例，并且不限制本发明构思的权利的范围。

Claims (25)

1.一种半导体器件，包括：
底部衬底；
所述底部衬底上的第一硅锗层；
所述第一硅锗层上的第二硅锗层，所述第二硅锗层的锗分率在离开所述底部衬底的方向上减小，并且所述第二硅锗层在其最下面部分的锗分率大于所述第一硅锗层的最上面部分的锗分率；以及
布置在所述第二硅锗层上的栅电极。
2.根据权利要求1所述的半导体器件，还包括在所述第二硅锗层上和所述栅电极下方的沟道层，
其中，所述沟道层包括硅、锗、硅锗和/或III-V族化合物半导体。
3.根据权利要求1所述的半导体器件，还包括：
所述第二硅锗层上的鳍式有源图案和所述鳍有源图案上的沟道层，其中，
所述栅电极布置在所述沟道层上以与所述鳍式有源图案交叉。
4.根据权利要求3所述的半导体器件，还包括：
在所述栅电极两侧的源极/漏极区，
其中，所述源极/漏极区中的每一个包括形成在所述鳍式有源图案上的外延层。
5.根据权利要求3所述的半导体器件，其中，所述鳍式有源图案包括在其厚度方向上具有恒定的锗分率的硅锗。
6.根据权利要求3所述的半导体器件，还包括：
所述第二硅锗层与所述沟道层之间的第三硅锗层，
其中，所述第三硅锗层的最下面部分的锗分率大于所述第一硅锗层的最上面部分的锗分率。
7.根据权利要求6所述的半导体器件，其中，所述沟道层包括硅锗，并且
所述沟道层的锗分率大于所述第三硅锗层的锗分率。
8.根据权利要求3所述的半导体器件，还包括：
第三硅锗层，其位于所述沟道层与所述底部衬底之间，在其厚度方向上具有恒定的锗分率。
9.根据权利要求3所述的半导体器件，还包括：
第三硅锗层，其位于所述沟道层与所述底部衬底之间，所述第三硅锗层的锗分率在离开所述底部衬底的方向上减小。
10.根据权利要求1所述的半导体器件，其中，所述底部衬底包括硅衬底。
11.一种半导体器件，包括：
衬底，其包括底层和所述底层上的第一硅锗层；
鳍式有源图案，其从所述衬底突出并且包括硅锗，所述鳍式有源图案的侧壁的一部分被场绝缘膜覆盖；
所述鳍式有源图案上的沟道层；
所述沟道层上的栅电极，该栅电极与所述鳍式有源图案交叉；以及
外延层，其形成在位于所述栅电极的侧部的所述鳍式有源图案的侧壁上，
其中，所述第一硅锗层的锗分率在离开所述底层的方向上减小，并且所述第一硅锗层在其最下面部分的锗分率大于所述底层的最上面部分的锗分率。
12.根据权利要求11所述的半导体器件，其中，所述外延层沿着突出到所述场绝缘膜的上表面以上的所述鳍式有源图案的轮廓形成。
13.根据权利要求12所述的半导体器件，其中所述沟道层在所述外延层与所述鳍式有源图案之间延伸。
14.根据权利要求13所述的半导体器件，还包括：
所述外延层、所述沟道层和所述鳍式有源图案中的源极/漏极区。
15.根据权利要求11所述的半导体器件，其中，所述衬底还包括形成在所述第一硅锗层上的第二硅锗层，并且
所述第二硅锗层在其厚度方向上具有恒定的锗分率。
16.根据权利要求15所述的半导体器件，其中，所述第二硅锗层和所述鳍式有源图案是一体式结构。
17.根据权利要求16所述的半导体器件，其中，所述第二硅锗层的锗分率大于所述第一硅锗层在其最上面部分的锗分率。
18.根据权利要求15所述的半导体器件，其中，所述底层包括硅衬底和所述硅衬底上的第三硅锗层，并且
所述第二硅锗层的锗分率大于所述第三硅锗层的最上面部分的锗分率。
19.根据权利要求11所述的半导体器件，其中，所述底层包括硅衬底和所述硅衬底上的第二硅锗层，并且
所述第二硅锗层的最上面部分的锗分率小于所述第一硅锗层在其最下面部分的锗分率。
20.根据权利要求11所述的半导体器件，还包括：
布置在所述衬底中的绝缘膜图案。
21.一种半导体器件，包括：
衬底；
所述衬底上的应变释放层，所述应变释放层的晶格常数在所述应变释放层与挨着的下一层的界面处大于挨着的下一层的晶格常数；以及
应变弛豫缓冲层，其与所述下一层相反地直接位于所述应变释放层上，
其中，所述应变释放层的晶格常数从所述应变释放层与所述下一层的界面至所述应变释放层与直接位于其上的所述应变弛豫缓冲层的界面减小，并且其中，所述应变释放层、所述下一层和所述应变弛豫缓冲层包括相同的化合物半导体材料。
22.根据权利要求21所述的半导体器件，其中，所述应变释放层的晶格常数从所述应变释放层与所述下一层的界面至所述应变释放层与直接位于其上的应变弛豫缓冲层的界面连续地或者按照逐步的方式减小。
23.根据权利要求22所述的半导体器件，其中，所述应变弛豫缓冲层的晶格常数在其厚度方向上实质上均匀。
24.根据权利要求22所述的半导体器件，其中，所述应变弛豫缓冲层在其与所述应变释放层的界面处的晶格常数大于、小于或等于所述下一层的晶格常数。
25.根据权利要求22所述的半导体器件，其中，所述下一层和/或所述应变弛豫缓冲层的晶格常数随着与所述衬底的距离增大而增大。
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