CN105826322A - 有源元件及应用其的高压半导体元件 - Google Patents

Abstract

本发明公开了一种有源元件及应用其的高压半导体元件，该高压半导体元件包括一基板、一第一阱具有第一导电态并白基板的表面向下延伸、多个有源元件是彼此相距地形成于基板上，且相邻的有源元件通过一绝缘物而彼此电性绝缘。一有源元件包括一扩散区域掺杂第一导电态的不纯物并白第一阱的一表面向下延伸，一环型栅极形成于扩散区域内，以及具有第二导电态的一轻掺杂区域，轻掺杂区域白扩散区域的一表面向下延伸。其中，轻掺杂区域是偏离于绝缘物的一边缘。

Description

有源元件及应用其的高压半导体元件

技术领域

本发明是有关于一种有源元件及应用此有源元件的一高压半导体元件，且特别是有关于一种可以支撑高电压操作且无浅沟道隔离边缘效应(freeofSTIedgeissue)的有源元件和应用此有源元件的高压半导体元件。

背景技术

在超大规模集成电路(Very-large-scaleintegration，VLSI)技术中，通常使用浅沟道隔离(shallow-trenchisolation，STI)隔绝有源元件(例如互补式金属氧化物半导体的晶体管)而定义出通道宽度。然而，相关研究者已经发现STI边缘会对应用元件造成许多严重问题。

图1绘示一种半导体元件的传统布局。半导体元件包括多个有源元件10彼此相距地设置于一基板上，并皆位于具第一导电态的一第一阱12中，例如NMOS元件的P型阱中。再者，一轻掺杂区域(lightdopingregion)具一第二导电态(例如N-)且位于P型阱中并包围所有的有源元件10和P型阱接点(P-wellcontact)。相邻的有源元件10是以STI电性隔离。各有源元件10包括具第一导电态的一扩散区域DIF，一第一接触区域111(例如一漏极区域)与一第二接触区域113(例如一源极区域)分别位于扩散区域DIF内，以及一多晶硅栅极PG(其上具有一栅极接点115)形成在第一接触区域111和第二接触区域113之间。对传统的半导体元件而言，存在于相邻有源元件10之间的STI会造成不希望出现的STI边缘效应(STIedgeissues)。

图2是绘示一传统半导体元件的多晶硅栅极及两侧的绝缘物的剖面示意图。一多晶硅栅极PG是形成于一栅极氧化层GOX，通道135则位于多晶硅栅极PG下方和绝缘物STI之间。图3A为一典型的低压(LV)NMOS晶体管的I_D-V_G特性曲线，其中栅极氧化层GOX厚度为W/Lg＝0.6μm/0.4μm，且这些曲线在一漏极偏压(V_D)0.1V下量测而得。图3B为一典型的高压(HV)NMOS晶体管的I_D-V_G特性曲线，其中栅极氧化层GOX厚度为W/Lg＝10μm/1.6μm，且这些曲线在一漏极偏压(V_D)0.1V下量测而得。请参照图1至图3B。STI边缘通常是半导体元件的”弱点”(如图2中圈选处)，会造成不正常的次临界漏电流(subthresholdleakagecurrent)和导致不希望出现的双峰(doublehump)次临界I_D-V_G特性曲线(如图3A和图3B中的曲线Process-1所示)。图3A和图3B中，曲线Process-1代表具双峰漏电流的典型NMOS晶体管的I_D-V_G特性曲线，曲线Process-2代表具有改良STI的典型NMOS晶体管的I_D-V_G特性曲线，曲线Process-3代表具有改良STI和STI边墙口袋掺杂(sidewallSTIpocketimplant)的典型NMOS晶体管的I_D-V_G特性曲线。

一般而言，STI边缘通常会产生几种非理想状况，例如：(1)在STI边墙上产生硼偏离(boronsegregation)而导致P型阱掺杂损失(p-welldosageloss)；(2)STI引起的应力变化(STIinducedstress)会影响临界电压(Vt)的稳定度；以及(3)一些界面陷阱(interfacetrap)或错位会增加漏电流。这些状况会造成不理想的次临界特性和更高的漏电流问题。虽然，目前经常是应用一STI边墙口袋掺杂(sidewallSTIpocketimplant)于结构的”弱点”处(如图2中圈选处)，以在STI边墙处提高局部的阱掺杂并抑制双峰漏电流(double-humpleakage)(曲线Process-3)，结构仍有缺点，包括：(1)会降低高压NMOS的结崩溃(junctionbreakdown)，因为结(轻掺杂NM)在STI边缘处会看到更多的P型阱掺杂，以及(2)当通道宽度尺寸缩小会产生严重的窄通道宽度效应(snarrow-widtheffect)。因此，STI边墙口袋掺杂仍然影响了通道掺杂和临界电压的控制。

发明内容

本发明是有关于一种有源元件及应用其的一高压半导体元件。实施例的有源元件被设计成可良好支撑高压操作和免于传统半导体元件遭遇到的STI边缘效应(STIedgeissues)问题。应用实施例的有源元件的高压半导体元件具有低漏电流和高崩溃电压的特点。

根据一实施例，是提出一种高压半导体元件，包括一基板、一第一阱具有第一导电态并自基板的表面向下延伸、多个有源元件是彼此相距地形成于基板上，且相邻的有源元件通过一绝缘物而彼此电性绝缘。一有源元件包括一扩散区域(diffusionregion)(有源区域)掺杂第一导电态的不纯物并自第一阱的一表面向下延伸，一环型栅极(ringgate)形成于扩散区域内，以及具有第二导电态的一轻掺杂区域(lightdopingregion)，轻掺杂区域自扩散区域的一表面向下延伸。其中，轻掺杂区域是偏离(offset)于绝缘物的一边缘。

根据一实施例，是提出一种高压半导体元件，包括一基板、一第一阱具有一第一导电态并自基板的表面向下延伸、多个有源元件是彼此相距地形成于基板上，且相邻的有源元件通过一绝缘物而彼此电性绝缘。一有源元件包括一扩散区域(有源区域)掺杂第一导电态的不纯物并自第一阱的一表面向下延伸，一栅极形成于扩散区域内，以及具有第二导电态的一轻掺杂区域，轻掺杂区域自扩散区域的一表面向下延伸。其中，轻掺杂区域是相应地位于扩散区域内。

根据一实施例，是提出一种有源元件，包括一扩散区域掺杂具第一导电态的不纯物并形成于一基板中，一环型栅极形成于扩散区域内，具有第二导电态的一轻掺杂区域自扩散区域的一表面向下延伸，具有第二导电态的一第一接点(firstcontact)形成于轻掺杂区域内并偏离于轻掺杂区域的边缘，和具有第二导电态的一第二接点(secondcontact)形成于扩散区域内，且第二接点位于被环型栅极所环绕的一第一区域，其中第二接点是偏离于环型栅极。其中，轻掺杂区域是偏离于扩散区域的一边缘。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下。然而，本发明的保护范围当视随附的权利要求范围所界定的为准。

附图说明

图1绘示一种半导体元件的传统布局。

图2是绘示一传统半导体元件的多晶硅栅极及两侧的绝缘物的剖面示意图。

图3A为一典型的低压(LV)NMOS晶体管的I_D-V_G特性曲线，其中栅极氧化层GOX厚度为W/Lg＝0.6μm/0.4μm，且这些曲线在一漏极偏压(V_D)0.1V下量测而得。

图3B为一典型的高压(HV)NMOS晶体管的I_D-V_G特性曲线，其中栅极氧化层GOX厚度为W/Lg＝i0μm/1.6μm，且这些曲线在一漏极偏压(V_D)0.1V下量测而得。

图4为本发明一实施例的一半导体元件布局及有源元件的示意图。

图5绘示本发明实施例的有源元件的源极和漏极之间漏极电流的示意图。

图6为本发明实施例的一具环型栅极晶体管和一传统MOSFET晶体管布局的I_D-V_G特性曲线。

图7为本发明实施例的一MOSFET晶体管布局的I_D-V_G特性曲线。图7是清楚显示没有双峰漏电流产生，且实验数值是与理论模型的仿真曲线理想重合。再者，当Vg低于0.7V时仅观察到极低的漏电流值。

图8为一种NAND闪存的X-译码器(XDEC)电路设计。

【符号说明】

10、20：有源元件

12、PW：第一阱

111：第一接触区域

113：第二接触区域

115：栅极接点

135：通道

21：(环型)栅极

21-a：第一区域

21-b：第二区域

22：轻掺杂区域

24：第一接点

26：第二接点

27：栅极接点

STI、30：绝缘物

301：绝缘物的边缘

Sub：基板

DIF：扩散区域

PG：多晶硅栅极

GOX：栅极氧化层

Lg：通道长度

D1：轻掺杂区域偏离于绝缘物边缘的距离

D2：第一接点偏离于栅极的距离

D3：第一接点偏离于轻掺杂区域边缘的距离

W：第一区域的宽度

W2：第一区域的长度

I_corner：角落电流

具体实施方式

在本发明内容的实施例中，是提出一有源元件及应用其的一高压半导体元件。实施例的有源元件的设计是可用来充分地支撑高操作电压，通过在一有源区域(activearea，即扩散区域)内形成一轻掺杂区域(lightdopingregion)(例如N-)，其中轻掺杂区域是偏离(offset)于用以使相邻有源元件电性隔离的绝缘物(例如STI)的一边缘。因此，应用实施例的半导体元件可以避免因绝缘物边缘效应所造成的有源元件的电性劣化。本发明的实施例可应用于许多不同态样的高压(HV)半导体元件，例如可支撑操作电压高达约30V的高压半导体元件。本发明并不以某应用态样为限。以下是提出实施例，配合图示以详细说明本发明所提出的其中一种有源元件及一高压半导体元件的新布局。然而本发明并不仅限于此。实施例中的叙述，如细部结构、相关元素的尺寸和材料选择等等，仅为举例说明之用，并非对本发明欲保护的范围做限缩。

再者，本发明并非显示出所有可能的实施例。可在不脱离本发明的精神和范围内对结构和工艺加以变化与修饰，以符合实际应用的需要。因此，未于本发明提出的其他实施态样也可能可以应用。再者，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例的用，而非作为限缩本发明保护范围之用。

图4为本发明一实施例的一半导体元件布局及有源元件的示意图。实施例中，一半导体元件(例如高压N型金属氧化半导体，HVNMOS)包括一基板Sub，具有一第一导电态(例如P型)的一第一阱PW，和多个有源元件20是彼此相距地形成于基板Sub的第一阱PW内。实施例中，两相邻有源元件20之间通过一绝缘物20例如浅沟道隔离(STI)而彼此电性绝缘。如图4所示，有源元件20之一包括一扩散区域DIF(亦指有源元件20的一有源区域AA)掺杂第一导电态(例如P型)的不纯物并自第一阱PW的一表面向下延伸，一栅极(gate)21形成于扩散区域DIF内，一轻掺杂区域(lightdopingregion)(如NM)22具有一第二导电态(例如N型)，且轻掺杂区域22自扩散区域DIF的一表面向下延伸。根据实施例，轻掺杂区域22是偏离(offset)于绝缘物30的一边缘301有一距离(i.e.D1)，以避免STI边缘效应(SITedgeissue)。一实施例中，扩散区域DIF的一边界是相应于绝缘物30的边缘301。

一实施例中，栅极21例如是环状结构，亦可称为环型栅极(ringgate)。如图4所示，形成于扩散区域DIF内的环型栅极21是相应地位于轻掺杂区域22内并偏离(offset)于轻掺杂区域22。根据实施例，环型栅极21例如是由多晶硅制成。

再者，有源元件20更包括具第二导电态(例如N型)的一第一接点(firstcontact)24(例如源极接点)，且第一接点24形成于轻掺杂区域22内并偏离于环型栅极21一距离(i.e.D2)。一实施例中，第一接点24是位于环型栅极21和轻掺杂区域22的边缘之间，且偏离于环型栅极21的第一接点24亦偏离于轻掺杂区域22的边缘(i.e.D3)，如图4所示。

实施例中，有源元件20具有一第一区域(firstregion)21-a其被环型栅极21所环绕，和一第二区域(secondregion)21-b其位于环型栅极21之外。且第二区域21-b是指轻掺杂区域22和环型栅极21之间的区域。

实施例中，有源元件更包括具有第二导电态(例如N型)的一第二接点(secondcontact)(例如漏极接点)26，且第二接点26形成于扩散区域DIF内，且第二接点26位于被环型栅极21所环绕的第一区域21-a中。根据实施例，在第一区域21-a中的第二接点26是偏离于环型栅极21。

一实施例中，有源元件包括具有第二导电态的四个第一接点24形成于第二区域21-b。如图4所示，四个第一接点24可以沿着环型栅极21的侧边分布并偏离于环型栅极21。例如，若栅极21是如图4绘示的方形环状，则各第一接点24可分别对应环型栅极21的一侧边，且其位置是偏离于环型栅极21一距离(i.e.D2)。

再者，有源元件20更包括一栅极接点27，其对应地位于环型栅极21处。然而，栅极接点27并不限制于图4中所绘示的位置，也可能形成于其他位置，只要栅极接点27能与栅极21电性连接即可。

在制造过程中，在对应第一区域21-a和第二区域21-b的开口形成后，是以掺杂少量第二导电态(如N-)不纯物的方式于栅极21下方处形成轻掺杂区域22(轻掺杂区域22范围如图4所示)。接着，定义第一接点24和第二接点26，例如于对应第一区域21-a的开口处形成适当尺寸的间隔物(spacers，如氧化物)以定义出第二接点26。第一接点24、第二接点26和栅极接点27的位置决定后，以插塞注入(plugimplant)方式掺杂高浓度的第二导电态不纯物(如N+)于这些接点下方。然而，本发明并不限于此制造方式。如前叙述的步骤仅为举例说明之用，可视实际应用的条件所需而做适当的调整或变化。

根据上述实施例的有源元件20，环型栅极21是位于轻掺杂区域22内，轻掺杂区域22是位于扩散区域DIF内。有源元件20的轻掺杂区域22是偏离(offset)于绝缘物30的一边缘301有一距离D1，因此可解决STI边缘效应的问题。再者，位于轻掺杂区域22内的有源元件20的第一接点24是偏离(offset)于环型栅极21，因此可减少栅极引发漏极漏电流(gateinduceddrainleakage，GIDL)的崩溃效应。

位于第二区域21-b的第一接点24和位于第一区域21-a的第二接点26例如分别是做为有源元件20的源极和漏极。再者，有源元件20的环型栅极21具有一通道长度(channellength，Lg)，且通道长度是对应环型栅极21的一宽度。再者，具有第二导电态的第一接点24是偏离于环型栅极21的通道长度(Lg)。一实施例中，环型栅极21的通道长度(Lg)例如是约1.6μm。足够的通道长度(Lg)可以支撑半导体元件的高压操作，避免在高压操作下产生电荷击穿(punch-through)而损坏有源元件20。

实施例中，第一区域21-a在沿着第一方向(如x-方向)具有一宽度W，在沿着第二方向(如y-方向)具有一长度W2。宽度W和长度W2可以相等或不相等，本发明对此并没有限制。在一实施例中，宽度W是相等于长度W2，而有效通道宽度则约4W。一实施例中，宽度W和长度W2皆约1.7μm，有效通道宽度则约6.8μm(＝4W)。实施例的有源元件20具有足够的通道宽度可以满足的中心的漏极接点和漏极偏移距离的要求。

图5绘示本发明实施例的有源元件的源极和漏极之间漏极电流的示意图。图5与图4中相同的元件是沿用相同标号以清楚呈现实施例，实施例的结构细节已记述如前，在此不再赘述。请同时参照图4和图5。

如图5所示，漏极电流自第一接点24(如源极接点)朝第二接点26(如漏极接点)流动。根据实施例的设计，在有源元件20(如晶体管)内并没有STI边缘存在，因此实施例的元件没有STI边缘效应的问题，也没有双峰漏电流(double-humpleakage)的问题产生。流动路径较长的角落电流，I_corner，其有效通道长度等于因此角落电流不会造成漏电流。实施例中，轻掺杂区域22(即轻掺杂浅结)是偏离(offset)于绝缘物30的边缘301，可以减小轻掺杂区域22对STI边缘崩溃的冲击。

图6为本发明实施例的一具环型栅极晶体管和一传统MOSFET晶体管布局的I_D-V_G特性曲线。曲线(C)代表传统MOSFET晶体管布局的I_D-V_G特性曲线，曲线(R-G)代表实施例的具环型栅极晶体管的I_D-V_G特性曲线。由于实施例中轻掺杂区域22是远离STI边缘和远离应用在STI边墙的”弱点”处的口袋掺杂(sidewallSTIpocketimplant)，因此实施例的具环型栅极晶体管可以有效提高崩溃电压。

图7为本发明实施例的一MOSFET晶体管布局的I_D-V_G特性曲线。图7是清楚显示没有双峰漏电流产生，且实验数值是与理论模型的仿真曲线理想重合。再者，当Vg低于0.7V时仅观察到极低的漏电流值。

图8为一种NAND闪存的X-译码器(XDEC)电路设计。在NAND闪存的X-译码器设计中，图8中的元件(1)和(2)是承受了最强的结偏压，因此两元件对整体设计来说是至关重要的。对元件(1)而言，此空乏型(depletion-mode)HVNMOS必须能承受结的Vpp高电压。对元件(2)而言，此NMOS必须能承受结的Vdd高电压。而实施例的有源元件具有可降低GIDL(栅极引起漏极漏电流，gateinduceddrainleakage)所引起的崩溃，和增加元件崩溃电压的特点，因此实施例的元件设计特别适合应用于如图8所示的元件(1)和(2)的设计，以使元件(1)和(2)具有强力的结构而没有STI边缘引起的问题和变异。虽然，元件(1)和(2)的结构可能会占据NAND闪存的X-译码器的一些空间，但在如图8所示的电路区块中仅需要各一个元件(1)和(2)，因此这两个元件而使布局面积增加的幅度是在可忍受范围内的。

以下是提出一NAND闪存电路的高压NMOS元件(能支撑约31V的高压操作)且没有STI边缘效应的其中一种设计规则。但，以下提出的相关参数数值是仅为例示之用，并非限制保护范围之用。请同时参照图4，其中一有源元件20具有环型栅极的设计。

一实施例的一高压半导体元件中，有源元件的轻掺杂区域22是偏离于绝缘物30的边缘301于一距离D1，且此距离D1在约0.1μm到约0.4μm范围。一实施例中，有源元件的轻掺杂区域22是偏离于绝缘物30的边缘301约0.2μm的距离D1。

一实施例的一高压半导体元件中，第一接点24(例如N+)是形成于轻掺杂区域22内，并偏离于环型栅极(例如Poly)于一距离D2，且此距离D2在约0.4μm到约1.2μm范围，因而可降低GIDL(栅极引起漏极漏电流，gateinduceddrainleakage)所引起的崩溃。一实施例中，有源元件的第一接点24是偏离于环型栅极21约0.8μm的距离D2。

一实施例的一高压半导体元件中，第一接点24是偏离于轻掺杂区域22约0.2μm的距离D3。再者，一实施例中，接点的最小尺寸，例如第二接点26(ex：漏极)和/或门极接点27的最小尺寸，其宽度约0.1μm，面积例如是约0.1μm×0.1μm。

一实施例的一高压半导体元件中，其通道长度(Lg)可约1.2μm至约5μm以支撑高压操作。在一可支撑最大操作电压31V的HVNMOS的实施例中，通道长度(Lg)例如约1.6μm。对空乏型(depletion-mode)HVNMOS(埋设通道元件)而言，通道长度(Lg)可放大到约4μm。

再者，一实施例的一高压半导体元件中，环型栅极21的宽度W(假设W＝W2)是约1.5μm到约3μm的范围。一实施例中，环型栅极21的宽度W约1.7μm。另外，两相邻有源元件20之间在空间上的最小距离Ds是大于约0.6μm以达到场绝缘；例如，HVNMOS的两有源区域(即两扩散区域DIF)之间的最小距离Ds是约0.8μm。再者，有源元件20的设置间距(pitch)例如是约0.8μm，适合应用于具方块长度约8μm的NAND闪存的设计。

虽然上述实施例中是以第一阱具有P型导电态和轻掺杂区域22具有N-导电态，但本发明并不以此为限。对一PMOS工艺(虽然它比较没有崩溃的问题)，亦可应用本发明，只要反转阱和结的掺杂导电态即可。例如NMOS元件的P型阱和N型轻掺杂区域22，在PMOS元件时以N型阱和P型轻掺杂区域取代即可。

综上所述，应用实施例的有源元件的高压半导体元件，是通过在有源区域(即扩散区域DIF)中形成轻掺杂区域22，且轻掺杂区域22是偏离于绝缘物(如STI)的边缘，而可良好支撑高电压操作。一实施例中，有源元件的栅极21是可设计为环型，形成于轻掺杂区域22中并位于栅极21外侧的接点(如第一接点24)是偏离于栅极21(环型栅极)，因而降低GIDL所引起的崩溃。应用实施例的有源元件的高压半导体元件成功地解决了传统半导体元件会遭遇到STI边缘效应的问题，例如双峰次临界漏电流(double-humpsubthresholdleakage)和崩溃电压下降等等。再者，模拟实验的结果(如图7)也证明了，可应用于高压半导体元件的实施例的有源元件亦具有极低漏电流的优点。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种高压半导体元件，包括：

一基板；

一第一阱具有一第一导电态并自该基板的一表面向下延伸；

多个有源元件是彼此相距地形成于该基板上，且相邻这些有源元件通过一绝缘物而彼此电性绝缘，这些有源元件之一包括：

一扩散区域(diffusionregion)掺杂该第一导电态的不纯物并自该第一阱的一表面向下延伸；

一环型栅极(ringgate)形成于该扩散区域内；和

一轻掺杂区域(lightdopingregion)具有一第二导电态，该轻掺杂区域自该扩散区域的一表面向下延伸，且该轻掺杂区域是偏离(offset)于该绝缘物的一边缘。

2.根据权利要求1所述的高压半导体元件，其中所述的该有源元件更包括具有该第二导电态的一第一接点(firstcontact)，该第一接点形成于该轻掺杂区域内并偏离于该环型栅极。

3.根据权利要求2所述的高压半导体元件，其中该第一接点位于该环型栅极和该轻掺杂区域的一边缘之间，且该第一接点是偏离于该环型栅极和偏离于该轻掺杂区域的该边缘。

4.根据权利要求2所述的高压半导体元件，其中所述的该有源元件更包括一第二接点(secondcontact)具有该第二导电态，该第二接点是形成于该扩散区域内，且该第二接点位于被该环型栅极所环绕的一第一区域(firstregion)，其中该第二接点是偏离于该环型栅极。

5.根据权利要求1所述的高压半导体元件，其中该轻掺杂区域和该环型栅极之间被定义一第二区域(secondregion)，所述的该有源元件更包括具有该第二导电态的四个第一接点形成于该第二区域，其中四个这些第一接点是沿着该环型栅极的侧边分布且偏离于该环型栅极。

6.根据权利要求1所述的高压半导体元件，其中该轻掺杂区域是相应地位于该扩散区域内，该环型栅极是相应地位于该轻掺杂区域内。

7.根据权利要求1所述的高压半导体元件，其中该有源元件的该环型栅极沿着其一宽度具有一通道长度(channellength，Lg)，且所述的该有源元件更包括具有该第二导电态的一第一接点(firstcontact)，该第一接点是偏离于该环型栅极的该通道长度。

8.一种高压半导体元件，包括：

一基板；

一第一阱具有一第一导电态并自该基板的一表面向下延伸；

多个有源元件是彼此相距地形成于该基板上，且相邻这些有源元件通过一绝缘物而彼此电性绝缘，这些有源元件之一包括：

一扩散区域(diffusionregion)掺杂该第一导电态的不纯物并自该第一阱的一表面向下延伸；

一栅极(gate)形成于该扩散区域内；和

一轻掺杂区域(lightdopingregion)具有一第二导电态，该轻掺杂区域自该扩散区域的一表面向下延伸，且该轻掺杂区域是相应地位于该扩散区域内。

9.根据权利要求8所述的高压半导体元件，其中该轻掺杂区域是偏离于该绝缘物的一边缘。

10.根据权利要求9所述的高压半导体元件，其中该有源元件的该栅极为一环型栅极，所述的该有源元件更包括：

具有该第二导电态的一第一接点(firstcontact)，该第一接点形成于该轻掺杂区域内并位于该环型栅极和该轻掺杂区域的一边缘之间，且该第一接点是偏离于该环型栅极和偏离于该轻掺杂区域的该边缘；以及

具有该第二导电态的一第二接点(secondcontact)，该第二接点是形成于该扩散区域内并位于被该环型栅极所环绕的一第一区域(firstregion)，其中该第二接点是偏离于该环型栅极。