CN105720102B - 具有场电极的晶体管器件 - Google Patents

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Abstract

公开了一种晶体管器件。晶体管器件包括：多个场结构，其在半导体本体中限定多个半导体台面区域，并且每一个均包括场电极和场电极电介质；多个栅极结构，位于每一个半导体台面区域中，其中每个栅极结构均包括栅电极和栅极电介质，并且被布置在半导体台面区域的沟槽中；多个本体区域、多个源极区域和漂移区域。每个本体区域均邻接多个栅极结构中的至少一个的栅极电介质，并且位于所述多个源极区域中的一个源极区域和漂移区域之间。

Description

具有场电极的晶体管器件
技术领域
本公开总体上涉及晶体管器件，具体地，涉及包括场电极的晶体管器件。
背景技术
例如，诸如MOSFET(金属氧化物半导体场效应晶体管)的晶体管器件被广泛用作汽车、工业或家用领域的不同类型的电子应用中的开关。晶体管器件的一个关键参数是电压闭锁功能，其限定晶体管器件可以在截止(关闭)状态下承受的最大电压电平。另一个关键参数是特定导通电阻(Ron x A)，其是导通状态(打开状态)的电阻与要求实现晶体管器件的芯片面积的乘积。
持续要求以给定的电压闭锁能力降低特定导通电阻的晶体管器件的设计。
发明内容
一个实施例涉及一种晶体管器件。该晶体管器件包括：多个场结构，在半导体本体中限定多个半导体台面区域(mesa region)，并且每一个均包括场电极和场电极电介质；多个栅极结构，位于每一个半导体台面区域中，其中每个栅极结构均包括栅电极和栅极电介质，并且布置在半导体台面区域的沟槽中。晶体管器件还包括多个本体区域、多个源极区域、以及漂移区域，其中每个本体区域均邻接多个栅极结构中的至少一个结构的栅极电介质，并且位于多个源极区域中的一个源极区域和漂移区域之间。
附图说明
以下参照附图解释示例。附图用于示出特定的原理，使得仅示出用于理解这些原理的那些方面。附图没有按比例绘制。在附图中，相同的参考标号表示类似的部件。
图1示出了根据一个实施例的晶体管器件的垂直截面图；
图2示出了图1所示晶体管器件中的一个台面区域中的栅极结构的放大图；
图3A至图3E示出了根据一个实施例的一个晶体管器件的不同垂直和水平截面图；
图4示出了多个场结构的一个实施例；
图5示出了多个场结构的另一实施例；以及
图6示出了根据另一实施例的晶体管器件的垂直截面图。
具体实施方式
在以下详细描述中，对附图进行参照。附图形成说明书的一部分别并且示出了可以实践本发明的具体实施例。应该理解，本文描述的各个实施例的特征可以相互组合，除非另有指定。
图1示出了根据一个实施例的晶体管器件的一个区域(部分)的垂直截面图。晶体管器件包括半导体本体100，其具有第一表面101以及与第一表面101相对的第二表面102。半导体本体100可以包括传统的半导体材料，诸如硅(Si)、碳化硅(SiC)、氮化镓(GaN)、砷化镓(GaAs)等。
参照图1，晶体管器件包括多个场结构30。这些场结构30在半导体本体中限定多个半导体台面区域110，并且每一个都包括场电极31和场电极电介质32。每个场结构的场电极电介质32均将对应的场电极31与半导体本体100绝缘。这些场结构30中的每一个都布置在从第一表面101延伸到半导体本体100中的沟槽中。多个台面区域110中的每一个都是半导体本体100位于两个相邻场结构30之间的区域。为了解释的目的，图1仅示出了通过三个场结构30限定的两个半导体台面区域110。然而，整体的晶体管器件可以包括多达几万个、甚至几十万个半导体台面区域110。
场电极31可以包括传统的电极材料，诸如金属或重掺杂多晶硅半导体材料(诸如多晶硅)。场电极电介质32可以包括传统的介电材料，诸如氧化物、氮化物或它们的组合。
参照图1，在每个半导体台面区域110中，具有多个栅极结构20。每个栅极结构20均包括栅电极21和栅极电介质22。每个栅极结构的栅极电介质22均将对应的栅电极21与半导体本体100电绝缘。栅电极21可以包括传统的电极材料，诸如金属或重掺杂多晶硅半导体材料(诸如多晶硅)。每个栅极结构20均布置在从第一表面101延伸到半导体本体100中的沟槽中。在图中所示的实施例中，容纳栅极结构20的沟槽不同于容纳场结构30的沟槽。在图1所示实施例中，每个台面区域110均包括三个栅极结构20。然而，这仅仅是示例。通常，每个台面区域110包括两个以上的栅极结构20。多个台面区域110中的每一个均可以包括相同数量的栅极结构20。根据另一实施例，栅极结构20的数量可以在个别的台面区域110中不同。
参照图1，晶体管器件还在每个台面区域110中包括多个本体区域12、多个源极区域13和部分漂移区域11。多个本体区域12中的每一个均与至少一个栅电极12相邻并通过对应的栅极电介质22与至少一个栅电极21电绝缘。此外，每个本体区域12均将多个源极区域13中的对应一个与漂移区域11分离。根据一个实施例，每个本体区域12均与漂移区域11形成pn结。
晶体管器件还包括漏极区域14。参照图1，漏极区域14可以在本体区域12的相对侧上邻接漂移区域11。根据另一实施例(未示出)，与漂移区域11具有相同掺杂类型但比漂移区域11更加重掺杂的场停止区域被布置在漂移区域11和漏极区域14之间。
在图1所示实施例中，在半导体本体100的垂直方向上，各场结构30与漏极区域14隔开。根据另一实施例(未示出)，在半导体本体100的垂直方向上，场结构30延伸到漏极区域14中。半导体本体100的“垂直方向”是分别垂直于第一表面101和第二表面102的方向。
参照图1，各栅电极21电连接至栅极节点G，各源极区域13电连接至源极节点S，以及漏极区域14电连接至漏极节点D。这些电连接仅在图1中示意性示出。根据一个实施例，不仅源极区域13，而且本体区域12也连接至源极节点S。然而，本体区域12和源极节点S之间的这种连接在图1中未示出。这些电连接可以以第一表面101的顶部上的布线(金属化)层来实施。这些布线层可以通过绝缘层相互绝缘且与半导体本体100绝缘。具体地，晶体管可以包括直接位于第一表面101上的钝化(绝缘)层。源极区域13和栅电极31可以通过钝化层中的过孔连接至对应的布线层。然而，这些布线层、过孔和绝缘层在图1中未示出。
图1所示的晶体管器件是FET(场效应晶体管)，更具体地是MOSFET(金属氧化物半导体场效应晶体管)。应该注意，术语MOSFET在本文用于表示具有绝缘栅电极的任何类型的场效应晶体管(通常称为IGFET)，而与栅电极21包括金属或者另一种类型的导电材料无关，并且与栅极电介质22包括氧化物或者另一种类型的介电绝缘材料无关。晶体管器件可以实施为n型MOSFET或p型MOSFET。在n型MOSFET中，源极区域13、漂移区域11和漏极区域14是n掺杂的，而本体区域12是p掺杂的。在p型MOSFET中，源极区域13、漂移区域11和漏极区域14是p掺杂的，而本体区域12是n掺杂的。此外，MOSFET可以实施为增强MOSFET或耗尽MOSFET。在增强MOSFET中，本体区域12邻接栅极电介质22。在耗尽MOSFET中，在栅极电介质22和本体区域12之间沿着各栅极电介质22具有与源极区域13、漂移区域11和漏极区域14相同的掺杂类型的沟道区域(未示出)。每个沟道区域均沿着一个栅极电介质从一个源极区域13延伸到漂移区域。根据又一实施例，晶体管器件被实施为IGBT(绝缘栅型双极晶体管)。在这种情况下，漏极区域14具有与漂移区域11的掺杂类型互补的掺杂类型(在IGBT中，漏极区域通常被称为发射极区域)。
图1所示的晶体管器件可以类似于传统的FET进行操作。即，晶体管器件可以通过分别向栅极节点G和栅电极21施加适当的驱动电位来导通和截止。仅为了说明的目的，假设晶体管器件被实施为n型MOSFET。在导通状态下，施加给栅极节点G的驱动电位在源极区域13和漂移区域11之间的本体区域12中沿着各栅极电介质22生成反转沟道。通过这些反转沟道，电荷载体(n型MOSFET中为电子)可以从源极区域13通过本体区域12和漂移区域11流动到漏极区域14。在截止状态下，施加给栅极节点G的驱动电位使得各本体区域12中的反转沟道被中断。在这种情况下，各本体区域12和漂移区域11之间的pn结被反向偏置，使得空间电荷区域(耗尽区域)在各pn结处开始在漂移区域11中扩展。该耗尽区域与漂移区域11中的电离电荷载体相关联。在n型漂移区域11的情况下，那些电离电荷载体是带正电的电荷载体。连接至源极节点S(如图1所示)或栅极节点G(图1中未示出)的场电极31处于晶体管器件的截止状态，为截止状态的漂移区域11中的电离掺杂物电荷的一部分提供反电荷。这使得与具有相同电压闭锁能力但不具有场结构的传统晶体管器件相比，在晶体管器件的给定电压闭锁能力下，以更高的掺杂浓度来设计漂移区域11。该效应是公知的，因此关于这点不再进行进一步的解释。
晶体管器件的导通电阻是晶体管器件的导通状态下的漏极节点D和源极节点S之间的晶体管器件中的电阻。导通电阻主要通过漂移区域11的掺杂浓度以及晶体管器件的电流方向中漂移区域11的长度d1来限定。图1所示晶体管器件的电流方向是半导体本体100的垂直方向。漂移区域11的长度d1对应于各本体区域12和漏极区域14之间的最短距离。漂移区域11的长度d1以及漂移区域11的掺杂浓度可以被设计为取决于晶体管器件的期望电压闭锁能力。通常，电压闭锁能力分别随着漂移区域11的掺杂浓度的增加以及漂移区域11的长度d1的增加而降低。根据晶体管的期望电压闭锁能力，可以在1E15cm-3和1E18cm-3的范围中选择掺杂浓度。根据一个实施例，在2微米(μm)和50微米的范围内选择长度d1。
导通电阻进一步取决于总的沟道宽度。总的沟道宽度是每个对应的本体区域12中的沟道区域的总宽度。“沟道区域”是本体区域中邻接栅极电介质22并在晶体管器件处于导通状态时允许电荷载体在对应的源极区域13和漂移区域11之间流动的区域。参照上面所述，沟道区域可以具有本体区域13的掺杂类型。在这种情况下，晶体管器件是常关型器件，其在通过接收来自栅极节点G的适当驱动电位由栅电极12在沟道区域中生成反转沟道时处于导通状态。如果沟道区域具有源极区域13的掺杂类型(并与本体区域12的掺杂类型互补)，则晶体管器件为常开型器件，其在施加于栅电极12的驱动电位分别对应于源极区域13和本体区域12的驱动电位时处于导通状态，以及当栅电极12接收沿着栅极电介质22耗尽沟道区域的驱动电位时处于截止状态。
在图1所示实施例中，本体区域12中的各个沟道区域的沟道宽度是垂直于图1所示截面的方向上的各沟道区域的尺寸。在图1所示晶体管器件中，通过在每个台面区域110中提供多个栅极结构20，与只有一个栅极结构与一个场结构相关联(使得场结构的数量基本对应于栅极结构的数量)的传统晶体管器件相比，导通电阻降低。
图2示出了在多个台面区域110中具有栅极结构20、本体区域13和源极区域12的控制结构的放大图。在图2中，仅示出了限定台面区域110的场结构30的一部分。参照图2，多个本体区域13中的每一个都在电流方向上包括长度d2。长度d2对应于对应的源极区域12和漂移区域11之间的最短距离。一个本体区域的长度d2在下文也被称为沟道长度。根据一个实施例，在100纳米至700纳米的范围内选择沟道长度d2。
参照图2，半导体器件包括两种类型的本体区域。第一类型的本体区域位于两个相邻的栅极结构20之间，并且第二类型的本体区域布置在一个栅极结构20和一个场结构30之间。在图2中，w2表示一个第一类型的本体区域的宽度，以及w3表示一个第二类型的本体区域的宽度。根据一个实施例，w2小于沟道长度d2，小于沟道长度的0.5倍(25％)，或者甚至小于沟道长度的0.25倍(25％)。根据一个实施例，第二类型的本体区域的宽度w3是第一类型的本体区域的宽度w2的大约一半(50％)。根据一个实施例，第一宽度小于200纳米。
由于本体区域13的宽度w2、w3与传统晶体管器件相比相对较小，所以由各本体区域中的栅电极21引发的电场强度比具有相同掺杂浓度的本体区域的传统晶体管器件更高。如果使用与传统器件相同的本体区域的掺杂浓度，则根据本文公开的实施例，更高的电场强度会产生更低的器件的阈值电压。阈值电压是施加在栅极节点G和源极节点S之间以沿着栅极电介质22生成导电沟道的最小电压。因此，为了具有与传统器件相同的阈值电压，本体区域13可以以比传统器件中的本体区域的掺杂浓度更高的掺杂浓度来实施。这会改进晶体管的切换行为。具体地，根据本文公开的实施例的晶体管可以比传统晶体管切换得更快且具有更小的泄露电流。
参照上面所述，通过沿着栅极电介质22形成与每个本体区域12的源极区域13具有相同掺杂类型的沟道区域，晶体管可以实施为常开型器件。通过窄本体区域13，甚至可以利用与源极区域13的掺杂类型相对应的掺杂类型来实施完整的本体区域12。在这种情况下，本体区域13可以包括连接至源极节点S的互补掺杂类型(与源极区域13的掺杂类型互补的掺杂类型)的区域(未示出)。那些区域帮助防止热生成的电荷载体在半导体本体中累积。
本体区域12的掺杂浓度例如在1E15cm-3和1E18cm-3的范围内选择。源极区域13和漏极区域14的掺杂浓度例如在1E19cm-3和1E21cm-3的范围内选择。
根据一个实施例，本体宽度w2和本体长度d2之间的比率w2/d2小于1、小于0.5或者甚至小于0.3。比率w3/d2例如小于0.5、小于0.25或者甚至小于0.15。根据一个实施例，一个栅极结构20的宽度，即邻接栅极结构20的两个本体区域13之间的距离等于第一类型的本体区域的宽度w2，或者更大。栅极电介质22的厚度例如在5纳米(nm)和50纳米之间。
在图2中，w4表示场电极电介质32的厚度。根据一个实施例，该厚度w4在50纳米和1000(1E3)纳米之间。
在图1中，w1表示水平方向上的两个相邻场结构的中心之间的距离。该距离(也可以称为间距)取决于各场结构的宽度和台面区域110的宽度w5。具体地，间距等于一个台面区域110的宽度加上一个场结构的宽度。各台面区域的宽度w5(两个相邻场电极电介质32之间的距离)例如在200nm和2000nm之间。通过场电极电介质32的厚度w4的两倍加上一个场电极31的厚度来给出一个场结构的宽度。一个场电极31的厚度例如为几十纳米或几百纳米。
参照上面的解释，场结构30可以与漏极区域14隔开，或者可以延伸到漏极区域14中。在图1中，d3表示本体区域12下方的各场结构30的长度，即本体区域12和各场结构30的下端之间的距离。根据一个实施例，本体区域12下方的场结构30的长度d3与漂移区域11的长度d1之间的比率在0.5和1.1之间，如果该比率小于1，则场结构30与漏极区域14隔开，而如果该比率大于1，则场结构30延伸到漏极区域14中。根据另一实施例，场电极结构和漏极区域之间的距离在1微米和5微米之间，尤其在2微米和4微米之间。
图3A至图3E示出了根据一个实施例的一个晶体管器件的不同垂直和水平图。具体地，这些图3A至图3E示出了各源极区域13如何可连接至源极节点S以及栅电极21如何可连接至栅极节点G的实施例。图3A示出了第一垂直截面图，以及图3B示出了晶体管器件的第二垂直截面图。即，图3A示出了第一垂直截面A-A中的晶体管器件，图3B示出了不同于第一截面A-A的第二垂直截面B-B中的晶体管器件。在图3C中示出了这些截面A-A和B-B的位置，其示出了截面C-C中的水平截面图(在图3A和图3B中示出了其位置)。图3D示出了晶体管器件的顶视图，以及图3E示出了分别垂直于图3A和图3B所示的截面A-A和B-B并通过一个源极区域13和一个本体区域12的截面E-E中的垂直截面图。
参照图3A，晶体管器件包括连接至源极节点S或分别形成源极节点S的源电极41。源电极41电连接至各源极区域13和场电极31。在图3A所示的实施例中，源电极41布置在绝缘层42上方。绝缘层42包括位于场电极31和源极区域13上方的过孔，其中源电极41在绝缘层42的这些过孔中电连接至场电极31和源极区域13。参照图3A，源极区域13邻接第一表面101，使得源电极41在第一表面101处电连接至源极区域13。参照图3C和图3E，本体区域12可以包括延伸到第一表面101的部分。在该实施例中，源电极41还连接至本体区域12。在源电极41电连接至本体区域12的这些区域中，本体区域12可以包括接触区域，接触区域比本体区域12的剩余部分更重地掺杂并且用于将源电极41欧姆连接至本体区域12。
在图3C所示实施例中，栅极结构和场结构是在半导体本体100的水平方向上的加长结构。在该实施例中，源极区域12邻接第一表面101的这些区域以及本体区域12邻接第一表面101的这些区域可以交替布置。根据一个实施例，源极区域13邻接第一表面101的那些区域的总表面积以及本体区域12邻接第一表面101的那些区域的总表面积之间的比率在3:1和1:1之间，尤其在2:1和1:1之间。
参照图3B，晶体管器件包括栅极连接电极45，其电连接至各栅电极21并且分别连接至栅极节点G或形成栅极节点G。在图3B和图3C所示实施例中，在栅电极21连接至栅极连接电极45的那些区域中，晶体管器件包括连接桥23。类似于栅电极21，连接桥23被布置在沟槽中并且通过栅极电介质22与半导体本体100介电绝缘。连接桥23电互连一个台面区域中的栅电极21并且电连接至栅极连接电极45。在半导体本体100的第一表面101的区域中，栅极连接电极45分别连接至连接桥23和栅电极21。
参照图3D，晶体管器件可包括多个源电极41和多个栅极连接电极45(在图3D中，仅示出了一个栅极连接电极45)。每个源电极均电连接至多个台面区域中的源极区域，并且每个连接电极45均电连接至多个台面区域中的栅电极。各源电极41电连接至源极节点S，并且各栅极连接电极45电连接至栅极节点G。在图3D所示的实施例中(栅极结构和场结构以虚线示出)，源电极41和栅极连接电极45均在基本垂直于栅极结构20和场结构30的纵向的方向上延伸，使得源电极41和栅极连接电极的纵向分别与栅极结构20和场结构30的纵向之间的角度为90°。然而，这仅仅是示例，该角度可以不同于90°，诸如在30°和90°之间。
图4和图5示出了如何实施场结构30的两个不同的实施例。参照图4，各场结构30可以实施为加长结构，从而在它们之间限定加长的台面区域110。根据图5所示的另一实施例，各场结构30形成网格状结构以限定台面区域110(其在顶视图中为矩形)。在每一种情况下，如图3C所示，图4和图5所示各台面区域110中的栅极结构(在图4和图5中未示出)可以是加长结构。
图6示出了根据另一实施例的晶体管器件的一个区域(部分)的垂直截面图。图6所示的晶体管器件与图1所示晶体管器件的不同之处在于，图6所示晶体管器件包括在与场电极31相同的沟槽中位于场电极31上方的栅电极21’。这些栅电极21’与场电极31电绝缘并连接至栅极节点G。与图1所示实施例类似，场电极31可以连接至源极节点S(示意性示出)或者连接至栅极节点G(在这种情况下，栅电极21’和场电极31不需要隔离)。栅电极21’与在图1的上下文中称为第二类型的本体区域的那些本体区域21相邻，并且通过栅极电介质22’与那些本体区域电绝缘。关于栅电极21’的材料，等效地应用参照栅电极21解释的内容。关于栅极电介质22’的材料和厚度，等效地应用参照栅极电介质22解释的所有内容。
在图6所示的晶体管器件中，与栅电极21’相邻的本体区域12的宽度可以对应于位于两个栅电极21之间的那些本体区域12的宽度。参照参照图2所解释的宽度，这意味着在图6所示的实施例中w2＝w3。

Claims (20)

1.一种晶体管器件，包括：
多个场结构，在半导体本体中限定多个半导体台面区域，并且每个场结构均包括场电极和场电极电介质；
多个栅极结构，位于每个半导体台面区域中，其中每个栅极结构均包括栅电极和栅极电介质并且被布置在所述半导体台面区域的沟槽中；以及
多个本体区域、多个源极区域和漂移区域，
其中每个本体区域均邻接所述多个栅极结构中的至少一个栅极结构的栅极电介质，并且位于所述多个源极区域中的一个源极区域与所述漂移区域之间，
其中所述多个本体区域包括第一组的本体区域以及第二组的本体区域，
其中所述第一组中的每个本体区域均位于所述多个栅极结构中的两个相邻栅极结构之间，
其中所述第二组中的每个本体区域均位于所述多个栅极结构中的一个栅极结构与所述多个场结构中的一个场结构之间，并且
其中所述第二组中的每个本体区域的宽度小于所述第一组中的一个本体区域的宽度。
2.根据权利要求1所述的晶体管器件，还包括漏极区域，
其中所述漂移区域被布置在所述多个本体区域和所述漏极区域之间。
3.根据权利要求1所述的晶体管器件，其中所述漂移区域至少部分地布置在所述多个台面区域中。
4.根据权利要求3所述的晶体管器件，其中所述漂移区域邻接每个台面区域中的两个相邻场结构的场电极电介质。
5.根据权利要求1所述的晶体管器件，还包括：
栅极节点，电连接至所述多个栅电极中的每一个栅电极；
源极节点，电连接至所述多个源极区域中的每一个源极区域；以及
漏极节点，电连接至漏极区域。
6.根据权利要求5所述的晶体管器件，其中所述多个场电极中的每一个场电极均连接至所述源极节点。
7.根据权利要求5所述的晶体管器件，其中所述多个场电极中的每一个场电极均连接至所述栅极节点。
8.根据权利要求1所述的晶体管器件，其中每个半导体台面区域均包括两个以上的栅极结构。
9.根据权利要求1所述的晶体管器件，
其中所述第一组中的每个本体区域的第一宽度与一个本体区域在电流方向上的长度之间的比率小于1、小于0.5或小于0.3。
10.根据权利要求1所述的晶体管器件，
其中所述第二组中的每个本体区域的宽度为所述第一组中的一个本体区域的宽度的50％。
11.根据权利要求1所述的晶体管器件，
其中所述多个本体区域包括第一组的本体区域，
其中所述第一组中的每个本体区域均位于所述多个栅极结构中的两个相邻栅极结构之间，以及
其中所述第一组中的每个本体区域的第一宽度小于200nm。
12.根据权利要求1所述的晶体管器件，还包括：
栅电极，被布置在所述场电极结构中的至少一个场电极结构中，并且与所述多个本体区域中的一个本体区域相邻并且介电地绝缘。
13.根据权利要求1所述的晶体管器件，其中所述多个台面区域中的每一个台面区域的宽度在200nm和2000nm之间。
14.根据权利要求1所述的晶体管器件，其中所述多个场结构中的场结构是细长结构，并且在所述半导体本体的水平面中基本平行。
15.根据权利要求1所述的晶体管器件，其中所述多个场结构中的场结构在所述半导体本体的水平面中形成网格状结构。
16.根据权利要求1所述的晶体管器件，其中所述多个半导体台面区域中的每一个半导体台面区域中的所述多个栅极结构中的栅极结构在所述半导体本体的水平面中基本平行。
17.一种晶体管器件，包括：
多个场结构，在半导体本体中限定多个半导体台面区域，并且每个场结构均包括场电极和场电极电介质；
多个栅极结构，位于每个半导体台面区域中，其中每个栅极结构均包括栅电极和栅极电介质并且被布置在所述半导体台面区域的沟槽中；以及
多个本体区域、多个源极区域和漂移区域，
其中每个本体区域均邻接所述多个栅极结构中的至少一个栅极结构的栅极电介质，并且位于所述多个源极区域中的一个源极区域与所述漂移区域之间，
其中所述多个本体区域包括第一组的本体区域以及第二组的本体区域，
其中所述第一组中的每个本体区域均位于所述多个栅极结构中的两个相邻栅极结构之间，
其中所述第二组中的每个本体区域均位于所述多个栅极结构中的一个栅极结构与所述多个场结构中的一个场结构之间，并且
其中所述第二组中的每个本体区域的宽度与一个本体区域在电流方向上的长度之间的比率小于0.5。
18.根据权利要求17所述的晶体管器件，其中所述第二组中的每个本体区域的宽度小于所述第一组中的一个本体区域的宽度。
19.根据权利要求17所述的晶体管器件，其中所述第一组中的每个本体区域的第一宽度与一个本体区域在电流方向上的长度之间的比率小于1、小于0.5或小于0.3。
20.根据权利要求17所述的晶体管器件，其中所述第二组中的每个本体区域的宽度为所述第一组中的一个本体区域的宽度的50％。
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