CN105703714B - 一种数字上变频器 - Google Patents
一种数字上变频器 Download PDFInfo
- Publication number
- CN105703714B CN105703714B CN201410683644.5A CN201410683644A CN105703714B CN 105703714 B CN105703714 B CN 105703714B CN 201410683644 A CN201410683644 A CN 201410683644A CN 105703714 B CN105703714 B CN 105703714B
- Authority
- CN
- China
- Prior art keywords
- output end
- data
- multiplier
- converter
- interpolater
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Complex Calculations (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
本发明属于软件无线电技术领域，提供一种数字上变频器，简化硬件设计，降低对硬件平台的要求，同时能够节省设计成本，提高设计的通用性。技术方案包括第一内插器[1]、第二内插器[3]、第一低通滤波器[2]、第二低通滤波器[4]、串并数据转换器[11]、DAC电路[12]、N个硬件电路结构完全一样的上变频通道，其中每个上变频通道是由频率寄存器[5]、相位寄存器[8]、DDS核[6]、第一乘法器[7]、第二乘法器[9]、加法器[10]。
Description
技术领域
本发明属于软件无线电技术领域，涉及对现有数字上变频方法的完善和改进。
背景技术
数字上变频技术在通信、干扰机、雷达等领域应用的非常广泛，采用数字上变频的方式来实现信号的产生和频谱搬迁，可以提高设计的数字化程度，降低设计难度，且可大大降低基带数据的数据量和传输速度。通常在设计过程中会采用多路并行处理结构，以期能够与DAC电路的转化速率相匹配，DAC转换速率越高则并行处理通道数越多，这是典型的以面积换速度的做法，基带输入数据只有I信号和Q信号各一路，为了能够与后续的多路并行处理结构匹配上，传统做法是采取多相滤波的方式来实现的。传统数字上变频的原理结构框图参见图1，包括第一内插器1、第二内插器3、第一低通滤波器2、第二低通滤波器4、串并数据转换器11、DAC电路12、N个硬件电路结构完全一样的上变频通道(N可根据系统速率要求，自行定义。)，其中每个上变频通道是由频率寄存器5、相位寄存器8、DDS核6、第一乘法器7、第二乘法器9、加法器10组成。外部传送过来的基带I路数据输入到第一内插器1的输入端，第一内插器1的输出端连接到第一低通滤波器2的输入端，第一低通滤波器2的输出端分别连接到所有N个上变频通道中的第一多相滤波器13的输入端，第一多相滤波器13的输出端连接到第一乘法器7的数据输入端7a，外部传送过来的基带Q路数据输入到第二内插器3的输入端，第二内插器3的输出端连接到第二低通滤波器4的输入端，第二低通滤波器4的输出端分别连接到所有N个上变频通道中的第二多相滤波器14的输入端，第二多相滤波器14的输出端连接到第二乘法器9的数据输入端9a，频率寄存器5的输出端连接到DDS核6的频率控制输入端6a，相位寄存器8的输出端连接到DDS核6的相位控制输入端6b，DDS核6的正弦信号输出端6c连接到第一乘法器7的另一个数据输入端7b，DDS核6的余弦信号输出端6d连接到第二乘法器9的另一个数据输入端9b，第一乘法器7的输出端7c连接到加法器10的数据输入端10a，第二乘法器9的输出端9c连接到加法器10的另一数据输入端10b，加法器10的数据输出端10c作为一个上变频通道的数据输出端连接到串并数据转换器11的一个数据输入端，N个上变频通道的数据输出端按顺序分别连接到串并数据转换器11的N个数据输入端，上变频通道1的输出端连接到串并数据转换器11的第1数据输入端，依次类推，上变频通道N的输出端连接到串并数据转换器11的第N个数据输入端，串并数据转换器11的数据输出端与DAC电路12的输入端连接，DAC电路12的输出端即为传统数字上变频器的最终输出端。现有的这种数字上变频方法，需要设计2N个多相滤波器，耗费了大量的硬件资源，对硬件平台提出了较高要求，增加了设计成本，因其对硬件平台要求较高，通用性就受到了一定影响。
发明内容
发明目的：提供一种数字上变频器，简化硬件设计，降低对硬件平台的要求，同时能够节省设计成本，提高设计的通用性。
技术方案：一种数字上变频器，包括第一内插器1、第二内插器3、第一低通滤波器2、第二低通滤波器4、串并数据转换器11、DAC电路12、N个硬件电路结构完全一样的上变频通道，其中每个上变频通道是由频率寄存器5、相位寄存器8、DDS核6、第一乘法器7、第二乘法器9、加法器10；
外部传送过来的基带I路数据输入到第一内插器1的输入端，第一内插器1的输出端连接到第一低通滤波器2的输入端，第一低通滤波器2的输出端分别连接到所有N个上变频通道中的第一乘法器7的数据输入端7a，外部传送过来的基带Q路数据输入到第二内插器3的输入端，第二内插器3的输出端连接到第二低通滤波器4的输入端，第二低通滤波器4的输出端分别连接到所有N个上变频通道中的第二乘法器9的数据输入端9b，频率寄存器5的输出端连接到DDS核6的频率控制输入端6a，相位寄存器8的输出端连接到DDS核6的相位控制输入端6b，DDS核6的正弦信号输出端6c连接到第一乘法器7的另一个数据输入端7b，DDS核6的余弦信号输出端6d连接到第二乘法器9的另一个数据输入端9a，第一乘法器7的输出端7c连接到加法器10的数据输入端10a，第二乘法器9的输出端9c连接到加法器10的另一数据输入端10b，加法器10的数据输出端10c作为一个上变频通道的数据输出端连接到串并数据转换器11的一个数据输入端，N个上变频通道的数据输出端按顺序分别连接到串并数据转换器11的N个数据输入端，串并数据转换器11的数据输出端与DAC电路12的输入端连接，DAC电路12的输出端即为数字上变频器的最终输出端。
N为大于等于2的整数。
有益效果：该发明简化了设计，对FPGA的硬件DSP资源消耗少很多，因此采该方法设计电路时，可以降级选用FPGA芯片，因而可节省一笔可观的成本；因其对硬件平台的要求不高，使用门槛比传统设计要低很多，进一步提高了通用性。该发明可广泛应用于雷达、通信、干扰机等电子设备中。
附图说明
图1是传统方法的结构原理框图。
图2是本发明的结构原理框图。
具体实施方式
下面对本发明做进一步详细说明。一种数字上变频器，如图2所示，包括第一内插器1、第二内插器3、第一低通滤波器2、第二低通滤波器4、串并数据转换器11、DAC电路12、N个硬件电路结构完全一样的上变频通道(N可根据系统速率要求，自行定义，N一般取大于等于2的整数)，其中每个上变频通道是由频率寄存器5、相位寄存器8、DDS核6、第一乘法器7、第二乘法器9、加法器10组成。外部传送过来的基带I路数据输入到第一内插器1的输入端，第一内插器1的输出端连接到第一低通滤波器2的输入端，第一低通滤波器2的输出端分别连接到所有N个上变频通道中的第一乘法器7的数据输入端7a，外部传送过来的基带Q路数据输入到第二内插器3的输入端，第二内插器3的输出端连接到第二低通滤波器4的输入端，第二低通滤波器4的输出端分别连接到所有N个上变频通道中的第二乘法器9的数据输入端9b，频率寄存器5的输出端连接到DDS核6的频率控制输入端6a，相位寄存器8的输出端连接到DDS核6的相位控制输入端6b，DDS核6的正弦信号输出端6c连接到第一乘法器7的另一个数据输入端7b，DDS核6的余弦信号输出端6d连接到第二乘法器9的另一个数据输入端9a，第一乘法器7的输出端7c连接到加法器10的数据输入端10a，第二乘法器9的输出端9c连接到加法器10的另一数据输入端10b，加法器10的数据输出端10c作为一个上变频通道的数据输出端连接到串并数据转换器11的一个数据输入端，N个上变频通道的数据输出端按顺序分别连接到串并数据转换器11的N个数据输入端，上变频通道1的输出端连接到串并数据转换器11的第1数据输入端，依次类推，上变频通道N的输出端连接到串并数据转换器11的第N个数据输入端，串并数据转换器11的数据输出端与DAC电路12的输入端连接，DAC电路12的输出端即为数字上变频器的最终输出端。
本发明的工作原理：本发明的上变频的实现过程中采用的是多路并行处理结构，其目的是为了降低数字上变频内核电路的处理、传输速度，假设上变频通道采用N路并行处理结构，则内核电路的速率仅为DAC电路转换速率的1/N，这样就大大降低了电路的实现难度。具体工作时，外部输入的低速率的基带I、Q数据经过内插器内插到较高速率后，分别经过低通滤波器滤除谐波后，同时输入到N个上变频通道中，与上变频通道中DDS核产生的正交数字本振信号实现乘加运算即上变频变换，再分别将上变频变换后的数据输入到并串数据转换器实现并串转换，并串转换后的数据率已经达到高速DAC电路数据吞吐速率，可直接输入给DAC电路完成数模转换。本发明的重点在于确定每一路上变频通道中的频率寄存器和相位寄存器所存储的参数值，这需要依据输入的基带I、Q信号的特征及信号的函数表达式，将I或Q信号从起始数据点开始，以DAC电路的转换速率为节拍，按顺序往后打N拍，分别计算出这N拍时间点上对应的基带I或Q信号相对于起始点的频率变化量和相位变化量，然后将这N拍的频率变化量分别按顺序折算到N个通道的数字本振信号的频率中去，这样即可确定频率寄存器的参数值，将这N拍的相位变化量按顺序折算到N个通道的数字本振信号的起始相位中去，合并数字本振信号本身的相位随时间的变化关系，即可确定相位寄存器的参数值。假设I、Q信号的函数表达式为I(t)、Q(t),DAC的转换频率为fclk,并行处理的上变频通道数为N，上变频通道的处理速度为fclk/N,标称数字本振信号频率为fLO,此时以1/fclk为时间节拍，分别计算出I(t)在0、1/fclk、2/fclk……(N-1)/fclk时刻对应的频率和相位值，然后分别减去I(t)在0时刻的频率值和相位值(I信号与Q信号的道理一样，选其一即可)，分别得出频率差Δf1、Δf2……Δfn和相位差Δθ1、Δθ2……Δθn，则上变频通道1的数字本振信号频率修正为fLO+Δf1，起始相位修正为2π*fLO*0/fclk+Δθ1，上变频通道2的数字本振信号频率修正为fLO+Δf2，起始相位为2π*fLO/fclk+Δθ2，以此类推上变频通道N的数字本振信号频率修正为fLO+ΔfN，起始相位为2π*fLO*(N-1)/fclk+ΔθN，最后将上述的计算结果分别折算成具体频率参数值和相位参数值存入相应通道的频率寄存器和相位寄存器中。
本发明的一个实施例中，基于System Generator将第一内插器1、第二内插器3、第一低通滤波器2、第二低通滤波器4、串并数据转换器11和N个上变频通道中的频率寄存器5、相位寄存器8、DDS核6、第一乘法器7、第二乘法器9、加法器10全部设计到一片型号为XC5VSX95T的FPGA中，DAC电路7的核心电路由一片AD9739构成。
Claims (2)
1.一种数字上变频器，其特征在于，包括第一内插器(1)、第二内插器(3)、第一低通滤波器(2)、第二低通滤波器(4)、串并数据转换器(11)、DAC电路(12)、N个硬件电路结构完全一样的上变频通道，其中每个上变频通道是由频率寄存器(5)、相位寄存器(8)、DDS核(6)、第一乘法器(7)、第二乘法器(9)、加法器(10)；
外部传送过来的基带I路数据输入到第一内插器(1)的输入端，第一内插器(1)的输出端连接到第一低通滤波器(2)的输入端，第一低通滤波器(2)的输出端分别连接到所有N个上变频通道中的第一乘法器(7)的数据输入端(7a)，外部传送过来的基带Q路数据输入到第二内插器(3)的输入端，第二内插器(3)的输出端连接到第二低通滤波器(4)的输入端，第二低通滤波器(4)的输出端分别连接到所有N个上变频通道中的第二乘法器(9)的数据输入端(9b)，频率寄存器(5)的输出端连接到DDS核(6)的频率控制输入端(6a)，相位寄存器(8)的输出端连接到DDS核(6)的相位控制输入端(6b)，DDS核(6)的正弦信号输出端(6c)连接到第一乘法器(7)的另一个数据输入端(7b)，DDS核(6)的余弦信号输出端(6d)连接到第二乘法器(9)的另一个数据输入端(9a)，第一乘法器(7)的输出端(7c)连接到加法器(10)的数据输入端(10a)，第二乘法器(9)的输出端(9c)连接到加法器(10)的另一数据输入端(10b)，加法器(10)的数据输出端(10c)作为一个上变频通道的数据输出端连接到串并数据转换器(11)的一个数据输入端，N个上变频通道的数据输出端按顺序分别连接到串并数据转换器(11)的N个数据输入端，串并数据转换器(11)的数据输出端与DAC电路(12)的输入端连接，DAC电路(12)的输出端即为数字上变频器的最终输出端。
2.如权利要求1所述的一种数字上变频器，其特征在于，N为大于等于2的整数。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410683644.5A CN105703714B (zh) | 2014-11-24 | 2014-11-24 | 一种数字上变频器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410683644.5A CN105703714B (zh) | 2014-11-24 | 2014-11-24 | 一种数字上变频器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105703714A CN105703714A (zh) | 2016-06-22 |
| CN105703714B true CN105703714B (zh) | 2018-08-28 |
Family
ID=56941246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410683644.5A Active CN105703714B (zh) | 2014-11-24 | 2014-11-24 | 一种数字上变频器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105703714B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113281595A (zh) * | 2021-05-19 | 2021-08-20 | 中航机载系统共性技术有限公司 | 一种机载设备测试装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102176656A (zh) * | 2011-01-21 | 2011-09-07 | 成都凯腾四方数字广播电视设备有限公司 | 一种宽带上变频器及上变频方法 |
| CN102638228A (zh) * | 2012-03-09 | 2012-08-15 | 北京创毅讯联科技股份有限公司 | 上变频器及上变频方法 |
| CN102664590A (zh) * | 2012-04-11 | 2012-09-12 | 成都林海电子有限责任公司 | 一种卫星移动通信信关站调制器数字上变频信号处理方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8706071B2 (en) * | 2011-08-24 | 2014-04-22 | Aviacomm Inc. | Reconfigurable wideband receiver |
-
2014
- 2014-11-24 CN CN201410683644.5A patent/CN105703714B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102176656A (zh) * | 2011-01-21 | 2011-09-07 | 成都凯腾四方数字广播电视设备有限公司 | 一种宽带上变频器及上变频方法 |
| CN102638228A (zh) * | 2012-03-09 | 2012-08-15 | 北京创毅讯联科技股份有限公司 | 上变频器及上变频方法 |
| CN102664590A (zh) * | 2012-04-11 | 2012-09-12 | 成都林海电子有限责任公司 | 一种卫星移动通信信关站调制器数字上变频信号处理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105703714A (zh) | 2016-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104052710B (zh) | 数字发射机的调制电路、数字发射机和信号调制方法 | |
| CN107968652A (zh) | 一种低相位噪声短波跳频频率合成器 | |
| CN105406864B (zh) | 一种宽带高速跳频频率合成器及其工作方法 | |
| JPH01212108A (ja) | Ｓｓｂ信号発生器 | |
| CN103427835A (zh) | 频率调制器 | |
| CN102754332A (zh) | 使用方波本地振荡器信号的下变频 | |
| CN101340256A (zh) | 多模射频信号发生器及其信号产生方法 | |
| CN105262486B (zh) | 一种x波段频率合成器 | |
| CN105871337B (zh) | 一种改进的可分段调制的信号发生器 | |
| CN105703714B (zh) | 一种数字上变频器 | |
| CN206270798U (zh) | 一种信号发生器 | |
| CN106209310A (zh) | 一种可变符号率调制器装置及实现方法 | |
| CN205320060U (zh) | 一种宽带高速跳频频率合成器 | |
| CN106716292B (zh) | 高速率正弦曲线序列的生成 | |
| CN107357352B (zh) | 一种宽功率动态范围微波信号精确产生方法及装置 | |
| CN103326718B (zh) | 一种铷频标的射频链 | |
| CN205179018U (zh) | 一种信号发生器 | |
| CN203399086U (zh) | 基于dds谐波提取技术的频率源 | |
| CN205017281U (zh) | 超短波梳状谱信号产生电路 | |
| CN113890548B (zh) | 用于信号上变频的装置及现场可编程门阵列 | |
| RU2566962C1 (ru) | Цифровой вычислительный синтезатор частотно-модулированных сигналов | |
| CN103888105A (zh) | 一种宽频率连续可调的脉宽波数字产生方法及系统 | |
| CN101299739A (zh) | 多载波低中频信号发生器及其信号产生方法 | |
| CN202395753U (zh) | 100MHz～850MHz宽带激励信号源 | |
| CN103595407A (zh) | 一种基于可编程连续变模分频器的小数分频电路及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |