CN105701064A - 一种带axi接口的通用多路pwm发生器 - Google Patents
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Abstract
本发明公开了一种带AXI接口的通用多路PWM发生器，包括AXI接口、PWM内部寄存器、内部逻辑控制、PWM输出、PWM中断和定时器计数器；AXI接口接受SoC系统中的微处理器发出的读写时序和配置信息；PWM内部寄存器包括锁存使能寄存器、中断控制寄存器、定时器控制寄存器、预分频寄存器和PWM控制寄存器等；内部逻辑控制包括匹配和中断控制模块、匹配检测和匹配选择控制；定时器计数器用于控制和反映预分频计数器和定时器计数器的计数状态；PWM输出用于PWM波的输出；PWM中断用于匹配时产生出的PWM中断输出。本发明的发生器可产生周期可调节、占空比可配置、相位延迟关系可调节的多路PWM波，实现方法简单易操作。
Description
技术领域
本发明涉及微电子技术领域及集成电路SoC系统中IP设计领域。主要是设计一种基于AXI片上总线的SoC系统中需要产生多路周期可调、占空比不同且可配置、相位关系不同、相位正负双沿可调节的多路PWM波。
背景技术
随着大规模SoC技术的进步与发展，片上集成PWMIP模块需求变得越来越多，使用简单通用的方法实现片上SoC系统的PWM波的输出可以节省面积、减少运算量、简单易操作。
现有PWM实现技术有的是通过硬件电路，有的是采用FPGA、CPLD进行控制。有的提出SoC系统的PWMIP核设计，但或存在复杂难懂，内部结构多置有FIFO读写模块，或是有的仅仅实现简单一路PWM输出且大多数基于APB接口设计的。AXI(AdvancedextensibleInterface)是一种总线协议，该协议是ARM公司提出的AMBA(AdvancedMicrocontrollerBusArchitecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。本发明带AXI接口的通用多路PWM发生器，设计带有AXI总线接口，并且不同与其他提出曾介绍的PWM方法设计，不仅仅是已有的简单一路PWM输出的多路重复使用。能够在SoC系统中完成输出多路PWM方波；且多路PWM方波具有周期可调、占空比可控制、正负双沿相对相位关系可调节的特性。
例如在专利《一种语音PWM输出的系统》，授权公告号：CN102831889A一文中，提出了一种语音PWM输出系统，内部具有FIFO模块，通过控制FIFO占空比寄存器和周期寄存器产生PWM波，本设计不再采用FIFO模块，只通过正确配置几个寄存器，产生8路周期相同，占空比不同的PWM波。
在论文《基于AMBA总线的脉冲调制控制器IP核的设计与实现》(作者：曹阳、李晓辉)中提出的PWM产生电路，作为一个子模块，独立性差，而且同以上电路都是内设计含有FIFO模块进行控制。而对于产生独立的PWM波的控制电路可以采用简单的如本专利提出的SoC系统通过APB总线配置寄存器就可以产生PWM输出波形。
在论文《SOPC设计中自定义IP的开发》(作者：张春生)，提出了一种FPGA上集成的一种PWMIP核，设计简单，对其内部计数器工作和多路周期相同的PWM的产生的方法没有提出。
综上所述的已有的提出的PWM相关电路，有的是关于硬件电路生成的，占用电路面积，功能复杂，不易集成在大规模的SoC系统中；关于基于各种总线的SoC系统中通用的PWM电路，有的集成在SoC系统中，但设计原理多有内部FIFO模块、功能复杂；或者有的过于简单一提多数是基于APB总线，且没有关于基于AXI片上系统总线的应用于SoC系统中的产生多路具有双沿相位关系可调节的多路PWM波的设计。
发明内容
本发明所要解决的技术问题是提供一种带AXI接口的通用多路PWM发生器，主要是用于基于AXI总线的SoC中，并且用于产生多路周期大小可调，占空比可配置和双沿相位不同的PWM方波。该PWM发生器IP核可输出用户所需要的高低电平脉冲，并且通过用户配置可控制脉冲宽度、脉冲重复次数、周期、延迟以及相位等。
为解决上述技术问题，本发明提供一种带AXI接口的通用多路PWM发生器，其特征是，包括AXI接口、PWM内部寄存器、内部逻辑控制、PWM输出、PWM中断和定时器计数器；
AXI接口经AXI总线与SoC系统相连，接受SoC系统中的微处理器发出的读写时序和配置信息，对PWM内部寄存器进行配置；
PWM内部寄存器包括锁存使能寄存器、中断控制寄存器、定时器控制寄存器、预分频寄存器和PWM控制寄存器等；其中，锁存使能寄存器使能使用新的PWM匹配值，控制匹配寄存器的更新；中断控制寄存器控制PWM内部在发生匹配事件时的中断产生与中断清除；定时器控制寄存器用于控制定时器计数器的计数状态；预分频寄存器制订预分频计数器的最大值；PWM控制寄存器控制每一路PWM的使能与否，并设置每一路PWM的初始值；
内部逻辑控制包括匹配和中断控制模块、匹配检测和匹配选择控制；其中，匹配检测用于控制MR0与内部定时器计数器匹配时使内部定时器计数器复位或暂停；匹配和中断控制模块用于控制当内部定时器计数器的值计数到和PWM匹配寄存器值相同时，产生匹配及中断；匹配选择控制主要是发生匹配时控制输出的PWM波发生反向输出或恢复原初始值输出；
定时器计数器用于控制和反映分频计数器和定时器计数器的计数状态；
PWM输出用于PWM波的输出；
PWM中断用于匹配时产生出的PWM中断输出。
匹配和中断控制模块还控制匹配后的输出的中断状态。
根据PWM输出的信号路数配置PWM匹配寄存器，其中，一个PWM匹配寄存器0用于控制定时器周期，其余每路PWM输出对应配置两个PWM匹配寄存器，分别控制反向匹配点和恢复匹配点。
当复位释放后，用户配置PWM匹配寄存器值，当开启PWM使能后，把PWM匹配寄存器值装入映像寄存器中，后续当发生匹配寄存器0的值匹配时，根据锁存使能寄存器的值，选择是否装入新的匹配值。
装入映像寄存器中的为非零值。
复位释放后并且开启PWM使能后，计数定时控制模块控制预分频计数器和定时器计数器开始计数。
与现有技术相比，本发明有益效果：
1、带AXI接口的IP模块，主要是应用于SoC系统中的通用IP，占用面积小、移植性高、通用性强。
2、产生周期可调节、占空比可配置、相位延迟关系可调节的多路PWM波。
3、内部无须其他现有设计提出的FIFO等其他复杂模块，内部只需设计一个计数器和多个可配置寄存器即可，实现方法简单易操作。
附图说明
图1带AXI接口的PWM发生器电路系统框图；
图2多路PWM发生器的AXI接口信号；
图38路PWM发生器电路逻辑功能框图；
图4内部匹配寄存器配置结构；
图5控制TC复位和暂停状态图；
图6中断状态寄存器配置。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
带AXI接口的PWM发生器电路系统框图如图1所示。主要有AXI接口、PWM内部寄存器、内部逻辑控制、PWM输出、PWM中断、定时器计数器等部分组成，其AXI接口信号如图2所示。
1、如图3所示，PWM内部寄存器包括锁存使能寄存器、中断控制寄存器、定时器控制寄存器、预分频寄存器、PWM控制寄存器等相关寄存器。每个寄存器具体内容和特性在后面的一系列列表中可查；当复位释放后，用户配置PWM匹配寄存器值，当开启PWM使能后，把PWM匹配寄存器值装入内部映像寄存器中，后续当发生MR0(匹配寄存器0的值)匹配时，根据锁存使能寄存器(pwm_ler)的值，选择是否装入新的MR匹配值，如图4所示。
2、内部逻辑控制主要包括匹配和中断控制、匹配检测、匹配选择控制等模块。其中匹配检测主要控制PWM匹配寄存器0与内部定时器计数器TC匹配时将使TC复位或暂停状态如图5。匹配和中断控制模块主要控制当内部PWM_TC计数器的值计数到和PWM匹配寄存器值相同时，产生匹配；注意当PWM_TC计数器值计数到0时，不产生匹配；另外匹配和中断控制模块还控制匹配后PWM输出的中断状态，其中此模块控制匹配产生后的中断寄存器的配置和输出，中断状态可清除，如图6所示。
以产生8路PWM输出为例进行设计说明(需要产生其他多路可根据相同原理修改变化)，即共有八个PWM输出，输出八路脉冲调制后的信号。根据需要8路PWM输出需要配置17个匹配寄存器，其中，匹配寄存器0用于控制定时器周期，其余16个匹配寄存器，每路PWM对应两个匹配寄存器，分别控制其反向匹配点和恢复匹配点。因此，每一路PWM输出最多可在一个周期内输出两个沿。因为本发明设计的多路PWM波具有正负双沿相位关系可控制调节的特性。
3、定时器计数器：电路内部复位释放后并且开启PWM_EN后内部预分频计数器和计数器开始计数。如果匹配检测控制使TC复位或暂停；计数值将复位或暂停计数。
4、PWM输出：输出控制模块控制着PWM波的输出，当开启PWM_EN、匹配MR0发生时控制PWM恢复原值；及关掉PWM_ENx时，PWMx输出原始值；当匹配时控制PWMx反向输出，PWM输出相反值，否则PWM将保持之前的值输出。
5、PWM中断：匹配时产生出的PWM中断输出。
其中产生8路PWM波说明为例，需要使用的主要寄存器如下，按设计实现步骤，实现只需要SoC系统中的微处理器能够正确配置寄存器，就可以输出相关的需要的PWM波。
各寄存器名称和对应功能如下表1所示，其中，各个寄存器都可读可写。
表1各寄存器名称及功能表
各寄存器及相关主要功能描述如下：
(1)中断控制寄存器
中断控制寄存器(pwm_ir)包含17位，中断控制寄存器的0～16位分别对应匹配寄存器0～16在匹配时产生的中断信号。如果有中断产生，中断控制寄存器中对应的位会置位，否则为0。向对应的IR位写入1会复位清除中断，写入0无效。
(2)预分频寄存器
预分频寄存器(pwm_pr)，32位的预分频寄存器制订了预分频计数器的最大值。
(3)预分频计数器
预分频计数器(pwm_pc)使用PR来控制时钟信号的分频，再使之用于PWM定时器计数器。预分频计数器PC为32位，每个时钟周期加1，当达到PR中的值时，PWM定时器计数器加1。即当PR＝0时，TC每个时钟周期加1；PR＝1时，TC每2个时钟周期加1。
(4)定时器控制寄存器
定时器控制寄存器(pwm_tcr)用于控制PWM定时器计数器TC的操作。主要配置PWM使能和开启计数器计数和复位功能，位功能表如表2所示。
表2定时器控制寄存器的功能表
(5)定时器计数器
当预分频计数器达到计数上限时，32位定时器计数器TC加1.如果定时器计数器在达到计数上限之前没有被复位，它将一直计数到0xFFFFFFFF，然后翻转到0x00000000，且该事件不会产生中断。
(6)匹配控制寄存器
19位的匹配控制寄存器(pwm_mcr)用于控制在发生匹配时内部电路所执行的操作，位功能表如表3所示。
表3匹配控制寄存器的功能表
(7)PWM控制寄存器
17位的PWM控制寄存器(pwm_pcr)用于使能每个PWM通道，并设置其初值,位功能表如表4所示。
表4PWM控制寄存器的功能表
| 位域 | 名称 | 功能描述 |
| 31-17 | Reserved | 保留 |
| 16 | PWM_ORI8 | 为1时，PWM8初始值为1；为0时，PWM8初始值为0。 |
| 15 | PWM_ORI7 | 为1时，PWM7初始值为1；为0时，PWM7初始值为0。 |
| 14 | PWM_ORI6 | 为1时，PWM6初始值为1；为0时，PWM6初始值为0。 |
| 13 | PWM_ORI5 | 为1时，PWM5初始值为1；为0时，PWM5初始值为0。 |
| 12 | PWM_ORI4 | 为1时，PWM4初始值为1；为0时，PWM4初始值为0。 |
| 11 | PWM_ORI3 | 为1时，PWM3初始值为1；为0时，PWM3初始值为0。 |
| 10 | PWM_ORI2 | 为1时，PWM2初始值为1；为0时，PWM2初始值为0。 |
| 9 | PWM_ORI1 | 为1时，PWM1初始值为1；为0时，PWM1初始值为0。 |
| 8 | PWM_EN8 | 为1时，使能PWM8输出；为0时，禁止PWM8输出。 |
| 7 | PWM_EN7 | 为1时，使能PWM7输出；为0时，禁止PWM7输出。 |
| 6 | PWM_EN6 | 为1时，使能PWM6输出；为0时，禁止PWM6输出。 |
| 5 | PWM_EN5 | 为1时，使能PWM5输出；为0时，禁止PWM5输出。 |
| 4 | PWM_EN4 | 为1时，使能PWM4输出；为0时，禁止PWM4输出。 |
| 3 | PWM_EN3 | 为1时，使能PWM3输出；为0时，禁止PWM3输出。 |
| 2 | PWM_EN2 | 为1时，使能PWM2输出；为0时，禁止PWM2输出。 |
| 1 | PWM_EN1 | 为1时，使能PWM1输出；为0时，禁止PWM1输出。 |
| 0 | Reserved | 保留。 |
(8)锁存使能寄存器
17位的锁存使能寄存器(pwm_ler)用于控制匹配寄存器的更新,在PWM使能情况下，如果软件对PWM的匹配寄存器执行写操作，则写入的值将保存在一个映像寄存器中。当PWM匹配0事件发生时，如果对应的锁存使能寄存器已经置位，则映像寄存器的值传送到实际的匹配寄存器中。新的值将决定下一个PWM周期的工作。当发生新值传送之后，LER中的所有位都自动清零。
表5锁存使能寄存器的功能表
| 位域 | 名称 | 功能描述 |
| 31-17 | Reserved | 保留 |
| 16 | LER16 | 将该位置位将允许最后写入的MR16的值在MR0匹配时生效。 |
| 15 | LER15 | 将该位置位将允许最后写入的MR15的值在MR0匹配时生效。 |
| 14 | LER14 | 将该位置位将允许最后写入的MR14的值在MR0匹配时生效。 |
| 13 | LER13 | 将该位置位将允许最后写入的MR13的值在MR0匹配时生效。 |
| 12 | LER12 | 将该位置位将允许最后写入的MR12的值在MR0匹配时生效。 |
| 11 | LER11 | 将该位置位将允许最后写入的MR11的值在MR0匹配时生效。 |
| 10 | LER10 | 将该位置位将允许最后写入的MR10的值在MR0匹配时生效。 |
| 9 | LER9 | 将该位置位将允许最后写入的MR9的值在MR0匹配时生效。 |
| 8 | LER8 | 将该位置位将允许最后写入的MR8的值在MR0匹配时生效。 |
| 7 | LER7 | 将该位置位将允许最后写入的MR7的值在MR0匹配时生效。 |
| 6 | LER6 | 将该位置位将允许最后写入的MR6的值在MR0匹配时生效。 |
| 5 | LER5 | 将该位置位将允许最后写入的MR5的值在MR0匹配时生效。 |
| 4 | LER4 | 将该位置位将允许最后写入的MR4的值在MR0匹配时生效。 |
| 3 | LER3 | 将该位置位将允许最后写入的MR3的值在MR0匹配时生效。 |
| 2 | LER2 | 将该位置位将允许最后写入的MR2的值在MR0匹配时生效。 |
| 1 | LER1 | 将该位置位将允许最后写入的MR1的值在MR0匹配时生效。 |
| 0 | LER0 | 将该位置位将允许最后写入的MR0的值在MR0匹配时生效。 |
(9)PWM匹配寄存器
PWM匹配寄存器值(pwm_mr0—pwm_mr16)连续与PWM定时器计数器值相比较。当两个值相等时，产生匹配事件，自动触发相应的操作。这些操作包括产生中断、复位PWM定时器计数器或停止定时器。所执行的动作由匹配控制寄存器控制。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
Claims (6)
1.一种带AXI接口的通用多路PWM发生器，其特征是，包括AXI接口、PWM内部寄存器、内部逻辑控制、PWM输出、PWM中断和定时器计数器；
AXI接口经AXI总线与SoC系统相连，接受SoC系统中的微处理器发出的读写时序和配置信息，对PWM内部寄存器进行配置；
PWM内部寄存器包括锁存使能寄存器、中断控制寄存器、定时器控制寄存器、预分频寄存器和PWM控制寄存器相关寄存器；其中，锁存使能寄存器使能使用新的PWM匹配值，控制匹配寄存器的更新；中断控制寄存器控制PWM内部在发生匹配事件时的中断产生与中断清除；定时器控制寄存器用于控制定时器计数器的计数状态；预分频寄存器制订预分频计数器的最大值；PWM控制寄存器控制每一路PWM的使能与否，并设置每一路PWM的初始值；
内部逻辑控制包括匹配和中断控制模块、匹配检测和匹配选择控制；其中，匹配检测用于控制MR0与内部定时器计数器匹配时使内部定时器计数器复位或暂停；匹配和中断控制模块用于控制当内部定时器计数器的值计数到和PWM匹配寄存器值相同时，产生匹配及中断；匹配选择控制是在发生匹配时控制输出的PWM波发生反向输出或恢复原初始值输出；
PWM输出用于PWM波的输出；
PWM中断用于匹配时产生的PWM中断输出；
定时器计数器用于控制和反映内部预分频计数器和内部定时器计数器的计数状态。
2.根据权利要求1所述的一种带AXI接口的通用多路PWM发生器，其特征是，匹配和中断控制模块还控制匹配后的PWM输出及发生中断输出状态。
3.根据权利要求1所述的一种带AXI接口的通用多路PWM发生器，其特征是，根据PWM输出的信号路数配置PWM匹配寄存器，其中，一个PWM匹配寄存器0用于控制定时器周期，其余每路PWM输出对应配置两个PWM匹配寄存器，分别控制反向匹配点和恢复匹配点。
4.根据权利要求1所述的一种带AXI接口的通用多路PWM发生器，其特征是，当复位释放后，用户配置PWM匹配寄存器值，当复位释放后并开启PWM使能后，把PWM匹配寄存器值装入映像寄存器中，后续当发生匹配寄存器0的值匹配时，根据锁存使能寄存器的值，选择是否装入新的匹配值。
5.根据权利要求4所述的一种带AXI接口的通用多路PWM发生器，其特征是，装入映像寄存器中的值为非零值。
6.根据权利要求1所述的一种带AXI接口的通用多路PWM发生器，其特征是，复位释放并且开启PWM使能后，预分频计数器和定时器计数器开始计数。
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