CN105681866B - 一种vbo信号处理的方法及装置 - Google Patents

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Abstract

本发明公开了一种VBO信号处理的方法及装置，该方法为，RX模块基于从REF管脚获得的第一时钟信号对接收的VBO信号解调，若确定VBO信号为扩频信号时，获得相应的扩频数据信号和扩频同步信号，将获得的扩频同步信号中第二时钟信号发送给PLL模块，并将解调获得的扩频数据发送给TX模块；PLL模块发送第二时钟信号给REF管脚；TX模块从REF管脚获取第二时钟信号，且基于第二时钟信号对接收的扩频数据进行编码并发送，这样，实现了TX模块发送的信号也为扩频信号，且不需要使用带有buffer/fifo的更高级型号的FPGA，不会增加成本，且有效地解决了EMC的问题。

Description

一种VBO信号处理的方法及装置
技术领域
本发明涉及图像处理领域，尤其涉及一种VBO信号处理的方法及装置。
背景技术
V-by-one(video by one，VBO)接收(RX)模块需要从接收的信号中解调出数据信号和同步信号，然后，经过现场可编程门阵列(Field-Programmable Gate Array，FPGA)中其它模块处理后，最后发送给VBO的发送(TX)模块，经TX模块编码后输出。但若RX模块接收的为扩频信号时，TX模块打包时的时钟信号可能会与RX解调出的时钟信号不同步，出现错误。
参阅图1所示，现有技术下，VBO信号处理方法为，外部晶体振荡器(ExternalCrystal Oscillator，XTAL)，也简称晶振，通过REF管脚给TX模块和RX模块提供一个时钟信号(Clock signal，CLK)，RX模块接收到VBO信号后，基于上述时钟信号，将接收的VBO信号解调后经过现场可编程门阵列(Field-Programmable Gate Array，FPGA)的其他模块处理，然后送至TX模块处编码输出，其中，图1中VBO_RX1—VBO_RX4为4路输入信号，VBO_TX1—VBO_TX4为4路输出信号，当然，在实际中，并不仅仅限于4路输入输出信号，可以为8路、12路或16路等。
由此可见，所有的模块都使用的是同一个时钟信号，当RX模块接收的VBO信号不是扩频信号时，不存在时钟不同步的情况，但是，当RX模块接收的VBO信号为扩频信号时，RX模块解调出的数据信号是带有扩展频谱通信(Spread Spectrum Communication，SSC)的，其中SSC也简称为展频或扩频，而TX模块仍是以REF管脚提供的时钟信号进行编码，这样，与RX模块解调出的数据信号不同步，导致出错，因此该方法只能用于RX接收的信号不是扩频信号的情况。
参阅图2所示，现有技术下，另一种VBO信号处理方法为，若RX模块接收的VBO信号为扩频信号时，RX模块解调后，将带有SSC的数据信号先送至buffer/fifo，然后，buffer/fifo采用和TX模块相同的时钟，将带有SSC的数据信号以固定频率发送给TX模块，这样，TX模块使用REF管脚处获取的时钟信号从Buffer/fifo接收数据，就可以保证TX模块接收的数据信号和时钟信号是同步，其中，图2中VBO_RX1—VBO_RX4为4路输入信号，VBO_TX1—VBO_TX4为4路输出信号，这里，在实际中，并不仅仅限于4路输入输出信号，可以为8路、12路或16路等。
由此可见，当RX模块接收的VBO信号为扩频信号时，为了保证RX模块解调出的数据信号与TX模块的时钟信号同步，需要采用带有buffer/fifo的更高级型号的FPGA，并且，TX模块编码输出的信号就不再带有SSC了，可能使得电磁兼容性(Electro MagneticCompatibility，EMC)指标不通过。
综上所述，当RX模块接收的为带有SSC的信号时，现有技术下，需使用FPGA内部的buffer资源，导致成本增加，且TX模块输出的信号不会带有SSC，可能会导致EMC过高。
发明内容
本发明实施例提供一种VBO信号处理方法及装置，以实现TX模块发送的信号也带有SSC的问题。
本发明实施例提供的具体技术方案如下：
一种VBO信号处理的方法，包括：
接收RX模块从REF管脚获取第一时钟信号；其中，上述第一时钟信号是锁相环PLL模块发送给上述REF管脚的；
RX模块基于上述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号为扩频信号时，则获得相应的扩频数据信号和扩频同步信号；
RX模块将上述扩频同步信号中的第二时钟信号发送给上述PLL模块，以及将上述扩频数据信号发送给发送TX模块；
TX模块从上述REF管脚获取上述第二时钟信号，并基于上述第二时钟信号，对接收的上述扩频数据信号进行编码，以及将编码后的的扩频数据信号发送出去；其中，上述第二时钟信号是PLL模块发送给上述REF管脚的。
本发明实施例中，RX模块从REF管脚获取第一时钟信号；其中，上述第一时钟信号是预设的PLL模块发送给上述REF管脚的；RX模块基于上述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号为扩频信号时，则获得相应的扩频数据信号和扩频同步信号；RX模块将上述扩频同步信号中的第二时钟信号发送给上述PLL模块，以及将上述扩频数据信号发送给TX模块；TX模块从上述REF管脚获取上述第二时钟信号，并基于上述第二时钟信号，对接收的上述扩频数据信号进行编码，以及将编码后的的扩频数据信号发送出去。这样，当RX模块接收到为扩频信号时，将解调出的扩频同步信号中的第二时钟信号发送给PLL模块，PLL模块将第二时钟信号发送给REF管脚，这时，TX模块从REF管脚获得的就为第二时钟信号，并基于第二时钟信号进行编码，由于第二时钟信号和上述扩频数据信号是同步的，因此可以进行正确的编码，且编码后得到的为带有SSC的信号，即扩频信号，实现了TX模块发送的信号也带有SSC。
较佳的，进一步包括：
RX模块基于上述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号不是扩频信号时，则直接将解码后的数据信号发送给TX模块；
TX模块从REF管脚获取上述第一时钟信号；
TX模块基于上述第一时钟信号，对接收的上述数据信号进行编码，并将编码后的的数据信号发送出去。
较佳的，上述第一时钟信号是PLL模块对从晶振模块中获取的标准时钟信号，按照预设的处理方式进行处理后所获得的。
较佳的，上述预设的处理方式，至少包括，将上述第一时钟信号调整到预设的频率以及将上述第一时钟信号按照预设规则进行波形整形。
较佳的，上述第二时钟信号是PLL模块在确定接收到RX模块发送的上述第二时钟信号后，停止发送上述第一时钟信号的同时发送给上述REF管脚的。
一种VBO信号处理的装置，包括：
RX模块，用于从REF管脚获取第一时钟信号，其中，上述第一时钟信号是PLL模块发送给上述REF管脚的，且基于上述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号为扩频信号时，则获得相应的扩频数据信号和扩频同步信号，以及将上述扩频同步信号中的第二时钟信号发送给上述PLL模块，以及将上述扩频数据信号发送给TX模块；
TX模块，用于从上述REF管脚获取上述第二时钟信号，并基于上述第二时钟信号，对接收的上述扩频数据信号进行编码，以及将编码后的的扩频数据信号发送出去；其中，上述第二时钟信号是PLL模块发送给上述REF管脚的。
本发明实施例中，RX模块从REF管脚获取第一时钟信号；其中，上述第一时钟信号是预设的PLL模块发送给上述REF管脚的；RX模块基于上述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号为扩频信号时，则获得相应的扩频数据信号和扩频同步信号；RX模块将上述扩频同步信号中的第二时钟信号发送给上述PLL模块，以及将上述扩频数据信号发送给TX模块；TX模块从上述REF管脚获取上述第二时钟信号，并基于上述第二时钟信号，对接收的上述扩频数据信号进行编码，以及将编码后的的扩频数据信号发送出去。这样，当RX模块接收到为扩频信号时，将解调出的扩频同步信号中的第二时钟信号发送给PLL模块，PLL模块将第二时钟信号发送给REF管脚，这时，TX模块从REF管脚获得的就为第二时钟信号，并基于第二时钟信号进行编码，由于第二时钟信号和上述扩频数据信号是同步的，因此可以进行正确的编码，且编码后得到的为带有SSC的信号，即扩频信号，实现了TX模块发送的信号也带有SSC，有效地解决了EMC的问题。
较佳的，RX模块进一步用于：
基于上述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号不是扩频信号时，则直接将解码后的数据信号发送给TX模块；
TX模块，进一步用于，从REF管脚获取上述第一时钟信号，以及基于上述第一时钟信号，对接收的上述数据信号进行编码，并将编码后的的数据信号发送出去。
较佳的，上述第一时钟信号是PLL模块对从晶振模块中获取的标准时钟信号，按照预设的处理方式进行处理后所获得的。
较佳的，上述预设的处理方式，至少包括，将上述第一时钟信号调整到预设的频率以及将上述第一时钟信号按照预设规则进行波形整形。
较佳的，上述第二时钟信号是PLL模块在确定接收到RX模块发送的上述第二时钟信号后，停止发送上述第一时钟信号的同时发送给上述REF管脚的。
附图说明
图1为现有技术下，第一种VBO信号处理方法的原理框图；
图2为现有技术下，第二种VBO信号处理方法的原理框图；
图3为本发明实施例中，VBO信号处理方法的概述流程图；
图4为本发明实施例中，VBO信号处理方法的详细流程图；
图5为本发明实施例中，VBO信号处理方法的的装置结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，并不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了实现TX模块发送的信号也带有SSC，解决EMC过高的问题，本发明实施例中，不需要使用带有buffer/fifo的更高级型号的FPGA，只需添加一个PLL模块，PLL模块将获得的第一时钟信号发送给REF管脚，RX模块基于从REF管脚获得的第一时钟信号对接收的VBO信号解调，若确定VBO信号为扩频信号时，将解调获得的第二时钟信号发送给PLL模块，并将解调获得的扩频数据发送给TX模块；然后，PLL模块将重新发送第二时钟信号给REF管脚；最后，TX模块获取第二时钟信号，且基于第二时钟信号对接收的扩频数据进行编码并发送。
下面通过具体实施例对本发明方案进行详细描述，当然，本发明并不限于以下实施例。
参阅图3所示，本发明实施例中，VBO信号处理的方法具体流程如下：
步骤100：RX模块从REF管脚获取第一时钟信号；其中，上述第一时钟信号是预设的PLL模块发送给上述REF管脚的。
执行步骤100之前，上电后，晶振模块产生一个标准时钟信号，锁相环(PhaseLocked Loop，PLL)模块接收该标准时钟信号，并将该标准时钟信号调整到预设的频率以及按照预设的规则进行波形整形，获得第一时钟信号，之后，PLL模块就将第一时钟信号发送到REF管脚。
值得说明的是，晶振可以分为有源晶振和无源晶振，其中，有源晶振在上电后，自身可以直接产生一个标准时钟信号，而无源晶振需要在PLL模块激励后，才可以产生一个标准时钟信号，但在实际中，较佳的采用有源晶振，本发明实施例中，也是以采用有源晶振为例进行说明的。
其中，RX模块、TX模块和REF管脚都在一个FPGA上，PLL模块和晶振模块分别在独立的芯片上。
当FPGA开始工作后，RX模块从REF管脚获得上述第一时钟信号，从而可以正常工作。
步骤110：RX模块基于上述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号为扩频信号时，则获得相应的扩频数据信号和扩频同步信号。
执行完步骤100后，RX模块就可以正常工作，当接收到VBO信号后，就基于上述第一时钟信号，对接收到的VBO信号进行解调。
执行步骤110时，具体可以分为以下两种情况：
第一种情况：若VBO信号是扩频信号，则RX进行解调后获得扩频数据信号和扩频同步信号。
也就是说，当RX接收到的为扩频信号，那么解调出来的数据信号和同步信号也必然是带有SSC的，即为扩频数据信号和扩频同步信号。
第二种情况：若VBO信号不是扩频信号，则RX进行解调后获得数据信号和同步信号。
也就是说，当RX接收到的不是扩频信号，那么解调出来的数据信号和同步信号也就不带有SSC。
步骤120：RX模块将上述扩频同步信号中的第二时钟信号发送给上述PLL模块，以及将上述扩频数据信号发送给TX模块。
执行步骤120对应于步骤110中的第一种情况，即当RX模块解调出的为扩频同步信号后，那么就将上述扩频同步信号中的第二时钟信号，从FPGA的时钟管脚发送给PLL模块，之后，PLL模块接收到第二时钟信号后，就将输出自动切换到第二时钟信号，即不再发送第一时钟信号，而是将第二时钟信号发送给REF管脚，这样，PLL模块发送到REF管脚的时钟信号就只有第二时钟信息，当之后TX模块从REF管脚获取时钟信号时，可以正确地获得第二时钟信号，从而完成之后的编码操作，如果TX模块从REF管脚获取的仍为第一时钟，就会导致之后的编码操作错误。
其中，PLL模块是支持多路输入和自动切换输出的。
其中，上述第二时钟信号也必然是带有SSC的。
进一步地，针对步骤110中的第二种情况，即当RX模块解调出的不是扩频同步信号时，这时，RX模块就没有必要将其中的时钟信号发送给PLL模块，因为不会出现TX模块和RX模块解调出的时钟信号和数据信号不同步的问题，而直接将解调出的数据信号发送给RX模块就可以了。
进一步地，当RX模块将上述扩频数据信号或上述数据信号发送给TX模块时，上述扩频数据信号或上述数据信号先经过FPGA中的其它模块的处理，这里的其它的模块，基于不同的应用可以不同，是完成特定功能的模块，并不进行限定。
步骤130：TX模块从上述REF管脚获取上述第二时钟信号，并基于上述第二时钟信号，对接收的上述扩频数据信号进行编码，以及将编码后的扩频数据信号发送出去。
当REF管脚处的时钟信号变为第二时钟信号时，TX模块从REF管脚获取的时钟信号同时也变为第二时钟信号。这时，TX模块基于第二时钟信号，对接收的扩频数据信号进行编码，因为第二时钟信号和上述扩频数据信号是同步的，因此可以进行正确的编码，且编码后得到的为带有SSC的信号，即扩频信号，编码结束后，就可以发送出去。
并且，由于编码后的扩频数据信号，仍是带有SSC的，因此，可以有效解决EMC的问题。
进一步，当REF管脚处的时钟仍是第一时钟时，即说明RX模块接收的VBO信号不是扩频信号，这时，TX模块从REF管脚获取的为第一时钟，然后，TX模块就基于上述第一时钟，对接收的上述数据信号进行编码，并将编码后的数据信号发送出去。
下面采用一个具体的应用场景对上述实施例作出进一步详细说明。具体参阅图4所示，本发明实施例中，VBO信号处理的方法的执行过程具体如下：
步骤200：PLL模块从晶振模块中获得标准时钟信号。
步骤201：PLL模块将获得的标准时钟信号进行预处理，得到第一时钟信号，并将第一时钟信号输出到REF管脚。
这里的预处理，至少包括将上述标准时钟信号调至预设的频率以及按照预设的规则进行波形整形。
步骤202：RX模块从REF管脚获得第一时钟信号。
步骤203：RX模块基于上述第一时钟信号解调接收到的VBO信号。
步骤204：将RX模块解调出的数据信号经过FPGA中其它模块处理。其中，若RX模块接收到的VBO信号为扩频信号，则解调出的数据信号也带有SSC，为扩频数据信号，若RX模块接收到的VBO信号不是扩频信号，则解调出的数据信号不带有SSC。
步骤205：将RX模块解调出的第二时钟信号发送给PLL模块。其中，上述第二时钟信号是带有SSC的，为扩频时钟信号，即仅当RX模块解调出的为扩频时钟信号时，才将其发送给PLL模块。
步骤206：PLL模块检测第二时钟信号是否输入，若有，则执行步骤207，否则，执行步骤201。
步骤207：PLL模块将输出自动切换至第二时钟信号，即PLL模块发送给REF管脚的时钟信号变为第二时钟信号。
步骤208：TX模块从REF管脚获得第二时钟信号或第一时钟信号，并基于上述第一时钟信号或第二时钟信号，将从执行完步骤204得到的数据信号进行编码，以及编码后进行发送。
基于上述实施例，参阅图5所示，本发明实施例中，VBO信号处理装置，具体包括：
RX模块30，用于从REF管脚获取第一时钟信号，其中，上述第一时钟信号是PLL模块发送给上述REF管脚的，且基于上述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号为扩频信号时，则获得相应的扩频数据信号和扩频同步信号，以及将上述扩频同步信号中的第二时钟信号发送给上述PLL模块，以及将上述扩频数据信号发送给TX模块31；
TX模块31，用于从上述REF管脚获取上述第二时钟信号，并基于上述第二时钟信号，对接收的上述扩频数据信号进行编码，以及将编码后的的扩频数据信号发送出去；其中，上述第二时钟信号是PLL模块发送给上述REF管脚的。
较佳的，RX模块30进一步用于：
基于上述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号不是扩频信号时，则直接将解码后的数据信号发送给TX模块31；
TX模块31，进一步用于，从REF管脚获取上述第一时钟信号，以及基于上述第一时钟信号，对接收的上述数据信号进行编码，并将编码后的的数据信号发送出去。
较佳的，上述第一时钟信号是PLL模块对从晶振模块中获取的标准时钟信号，按照预设的处理方式进行处理后所获得的。
较佳的，上述预设的处理方式，至少包括，将上述第一时钟信号调整到预设的频率以及将上述第一时钟信号按照预设规则进行波形整形。
较佳的，上述第二时钟信号是PLL模块在确定接收到RX模块30发送的上述第二时钟信号后，停止发送上述第一时钟信号的同时发送给上述REF管脚的。
综上所述，本发明实施例中，RX模块从REF管脚获取第一时钟信号；其中，上述第一时钟信号是预设的PLL模块发送给上述REF管脚的；RX模块基于上述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号为扩频信号时，则获得相应的扩频数据信号和扩频同步信号；RX模块将上述扩频同步信号中的第二时钟信号发送给上述PLL模块，以及将上述扩频数据信号发送给TX模块；TX模块从上述REF管脚获取上述第二时钟信号，并基于上述第二时钟信号，对接收的上述扩频数据信号进行编码，以及将编码后的的扩频数据信号发送出去。这样，当RX模块接收到为扩频信号时，将解调出的扩频同步信号中的第二时钟信号发送给PLL模块，PLL模块将第二时钟信号发送给REF管脚，这时，TX模块从REF管脚获得的就为第二时钟信号，并基于第二时钟信号进行编码，由于第二时钟信号和上述扩频数据信号是同步的，因此可以进行正确的编码，且编码后得到的为带有SSC的信号，即扩频信号，实现了TX模块发送的信号也带有SSC，有效地解决了EMC的问题。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明实施例的精神和范围。这样，倘若本发明实施例的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种VBO信号处理的方法，其特征在于，包括：
接收RX模块从REF管脚获取第一时钟信号；其中，所述第一时钟信号是锁相环PLL模块发送给所述REF管脚的；
RX模块基于所述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号为扩频信号时，则获得相应的扩频数据信号和扩频同步信号；
RX模块将所述扩频同步信号中的第二时钟信号发送给所述PLL模块，以及将所述扩频数据信号发送给发送TX模块；
TX模块从所述REF管脚获取所述第二时钟信号，并基于所述第二时钟信号，对接收的所述扩频数据信号进行编码，以及将编码后的的扩频数据信号发送出去；其中，所述第二时钟信号是PLL模块在确定接收到RX模块发送的所述第二时钟信号后，停止发送所述第一时钟信号的同时发送给所述REF管脚的。
2.如权利要求1所述的方法，其特征在于，进一步包括：
RX模块基于所述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号不是扩频信号时，则直接将解码后的数据信号发送给TX模块；
TX模块从REF管脚获取所述第一时钟信号；
TX模块基于所述第一时钟信号，对接收的所述数据信号进行编码，并将编码后的的数据信号发送出去。
3.如权利要求1所述的方法，其特征在于，所述第一时钟信号是PLL模块对从晶振模块中获取的标准时钟信号，按照预设的处理方式进行处理后所获得的。
4.如权利要求3所述的方法，其特征在于，所述预设的处理方式，至少包括，将所述第一时钟信号调整到预设的频率以及将所述第一时钟信号按照预设规则进行波形整形。
5.一种VBO信号处理的装置，其特征在于，包括：
RX模块，用于从REF管脚获取第一时钟信号，其中，所述第一时钟信号是PLL模块发送给所述REF管脚的，且基于所述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号为扩频信号时，则获得相应的扩频数据信号和扩频同步信号，以及将所述扩频同步信号中的第二时钟信号发送给所述PLL模块，以及将所述扩频数据信号发送给TX模块；
TX模块，用于从所述REF管脚获取所述第二时钟信号，并基于所述第二时钟信号，对接收的所述扩频数据信号进行编码，以及将编码后的的扩频数据信号发送出去；其中，所述第二时钟信号是PLL模块在确定接收到RX模块发送的所述第二时钟信号后，停止发送所述第一时钟信号的同时发送给所述REF管脚的。
6.如权利要求5所述的装置，其特征在于，RX模块进一步用于：
基于所述第一时钟信号，对接收到的VBO信号进行解调，若确定接收到的VBO信号不是扩频信号时，则直接将解码后的数据信号发送给TX模块；
TX模块，进一步用于，从REF管脚获取所述第一时钟信号，以及基于所述第一时钟信号，对接收的所述数据信号进行编码，并将编码后的的数据信号发送出去。
7.如权利要求5所述的装置，其特征在于，所述第一时钟信号是PLL模块对从晶振模块中获取的标准时钟信号，按照预设的处理方式进行处理后所获得的。
8.如权利要求7所述的装置，其特征在于，所述预设的处理方式，至少包括，将所述第一时钟信号调整到预设的频率以及将所述第一时钟信号按照预设规则进行波形整形。
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