CN105655070A - 一种叠层片式压敏电阻 - Google Patents

一种叠层片式压敏电阻 Download PDF

Info

Publication number
CN105655070A
CN105655070A CN201511031801.5A CN201511031801A CN105655070A CN 105655070 A CN105655070 A CN 105655070A CN 201511031801 A CN201511031801 A CN 201511031801A CN 105655070 A CN105655070 A CN 105655070A
Authority
CN
China
Prior art keywords
dependent resistor
voltage dependent
resistor unit
lamination type
type piezoresistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201511031801.5A
Other languages
English (en)
Inventor
姚斌
王清华
贾广平
冯志刚
苏财能
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Sunlord Electronics Co Ltd
Original Assignee
Shenzhen Sunlord Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Sunlord Electronics Co Ltd filed Critical Shenzhen Sunlord Electronics Co Ltd
Priority to CN201511031801.5A priority Critical patent/CN105655070A/zh
Publication of CN105655070A publication Critical patent/CN105655070A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H01C7/105—Varistor cores
    • H01C7/108—Metal oxide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Thermistors And Varistors (AREA)

Abstract

本发明公开了一种叠层片式压敏电阻，包括上基板、下基板和端电极，还包括设置在所述上基板和所述下基板之间的多个压敏电阻单元，其中多个所述压敏电阻单元中至少有两个所述压敏电阻单元是采用串联结构，多个所述压敏单元通过引出电极连接至所述端电极。本发明提出的叠层片式压敏电阻，可以将叠层片式压敏电阻的电容值制作到超低的水平，或保持一定的电容值而大幅提升叠层片式压敏电阻承受浪涌电流冲击的能力，有效的扩大了叠层片式压敏电阻在线路中做ESD防护或浪涌防护的应用范围。

Description

一种叠层片式压敏电阻
技术领域
本发明涉及压敏电阻，尤其涉及一种叠层片式压敏电阻。
背景技术
现有的叠层片式压敏电阻内电极设计结构为平行板电容器结构设计，即内部压敏电阻单元以并联的方式进行排布。但受压敏电阻瓷体材料介电常数的影响，压敏电阻的电容值难以做到超低的水平。同时，以同样的瓷体材料为基础，若要提升压敏电阻承受浪涌电流冲击的能力，需要增加压敏电阻内部单元的并联数量，这样同时也增加了压敏电阻的电容值，又不符合一些线路对叠层片式压敏电阻具有低电容的要求。
发明内容
为弥补现有技术的不足，本发明提出一种叠层片式压敏电阻，可以将叠层片式压敏电阻的电容值制作到超低的水平，或保持一定的电容值而大幅提升叠层片式压敏电阻承受浪涌电流冲击的能力，有效的扩大了叠层片式压敏电阻在线路中做ESD防护或浪涌防护的应用范围。
为达到上述目的，本发明采用以下技术方案：
本发明公开了一种叠层片式压敏电阻，包括上基板、下基板和端电极，还包括设置在所述上基板和所述下基板之间的多个压敏电阻单元，其中多个所述压敏电阻单元中至少有两个所述压敏电阻单元是采用串联结构，多个所述压敏单元通过引出电极连接至所述端电极。
优选地，多个所述压敏电阻单元都是串联结构。
进一步地，所述压敏电阻单元的数量为2～3个。
进一步地，所述压敏电阻单元采用介电常数为10～100，电位梯度为1000～1800V/mm的瓷体材料。
更进一步地，所述压敏电阻单元采用介电常数为30～80，电位梯度为1200～1600V/mm的瓷体材料。
优选地，多个所述压敏电阻单元是串并联复合结构。
进一步地，所述压敏电阻单元排布的列数为2～3列。
进一步地，所述压敏电阻单元采用介电常数为150～380，电位梯度为200～300V/mm的瓷体材料。
更进一步地，所述压敏电阻单元采用介电常数为180～300，电位梯度为220～290V/mm的瓷体材料。
优选地，多个所述压敏电阻单元的压敏电压和电容值都相等。
与现有技术相比，本发明的有益效果在于：按照本发明制作的叠层片式压敏电阻可以将叠层片式压敏电阻的电容值制作到较低的水平，满足高速信号传输线路做ESD防护时对压敏电阻低电容量的要求；或者在保持一定的电容值的条件下，可以大幅提升叠层片式压敏电阻承受浪涌电流冲击的能力；从而扩大了叠层片式压敏电阻在ESD防护和浪涌防护领域的应用范围。
在进一步的方案中，结合本发明的叠层片式压敏电阻的结构和采用特定参数的瓷体材料，可以进一步降低叠层片式压敏电阻的静态电容值，满足更高速信号传输线路做ESD防护时对压敏电阻超低电容量的要求，或者在保持一定的电容值的条件下，能够进一步提高叠层片式压敏电阻承受浪涌电流冲击的能力。
附图说明
图1是本发明一种实施例的叠层片式压敏电阻结构示意图；
图2是本发明另一种实施例的叠层片式压敏电阻结构示意图；
图3是本发明对比例一的叠层片式压敏电阻结构示意图；
图4是本发明实例一和实例二的叠层片式压敏电阻结构示意图；
图5是本发明对比例二的叠层片式压敏电阻结构示意图；
图6是本发明实例三和实例四的叠层片式压敏电阻结构示意图。
具体实施方式
下面对照附图并结合优选的实施方式对本发明作进一步说明。
本发明提供了一种叠层片式压敏电阻，包括上基板10、下基板20、端电极30和设置在上基板10和下基板20之间的多个压敏电阻单元V1、V2、V3……Vn，该多个压敏电阻单元中至少有两个是采用串联结构的，并通过引出电极连接至端电极形成具有电性能的叠层片式压敏电阻。在一些实施例中，该多个压敏电阻单元V1、V2、V3……Vn的压敏电压U1、U2、U3……Un相等，即U1＝U2＝U3……＝Un；同时，对应的电容值C1、C2、C3……Cn也相等，即C1＝C2＝C3……＝Cn；从而避免因为多个压敏电阻单元相互之间有较大的差异，而引起的叠层片式压敏电阻在工作时各压敏电阻单元的电场分布不均匀，而可能进一步引起性能波动偏差较大，降低防护效果和叠层片式压敏电阻的使用寿命。
如图1所示，多个压敏电阻单元V1、V2、V3……Vn都是串联结构，在一些实施例中，压敏电阻单元的数量为2～3个，避免了因压敏电阻单元个数过大导致的叠层片式压敏电阻工作时内部感应电场偏大，而进一步影响到实际电场分布，压敏电压值偏大而不利于压敏电阻对线路的防护效果；进一步压敏电阻单元采用介电常数为10～100，电位梯度为1000～1800V/mm的瓷体材料，更进一步压敏电阻单元采用介电常数为30～80，电位梯度为1200～1600V/mm的瓷体材料。
如图2所示，多个压敏电阻单元V1、V2、V3……Vn是串并联复合结构，在一些实施例中，压敏电阻单元排布的列数为2～3列，避免了因为压敏电阻列数过多可能导致的叠层片式压敏电阻工作时内部感应电场偏大，而进一步影响到实际电场分布，压敏电压值偏大而不利于压敏电阻对线路的防护效果且增加了工艺制作难度；进一步压敏电阻单元采用介电常数为150～380，电位梯度为200～300V/mm的瓷体材料，更进一步压敏电阻单元采用介电常数为180～300，电位梯度为220～290V/mm的瓷体材料。
下面结合具体对比例和具体实例对本发明的叠层片式压敏电阻进行说明。
对比例一：
如图3所示，叠层片式压敏电阻包含了压敏电阻单元V1、V2，且压敏电阻单元V1、V2之间形成并联结构，压敏电阻单元V1、V2采用介电常数为520，电位梯度为610V/mm的瓷体材料，且使压敏电阻的压敏电压设计满足如下要求，电容尽可能选择最小值，具体如下：
压敏电压设计：U1＝U2＝120V。
电容值设计：C1＝C2＝2.5pF。
由于2个压敏电阻单元为并联结构，可知：
即U总＝U1＝U2＝120V。
C总＝C1+C2＝5pF。
实例一：
如图4所示，叠层片式压敏电阻包含了压敏电阻单元V1、V2，且压敏电阻单元V1、V2之间形成串联结构，压敏电阻单元V1、V2采用介电常数为520，电位梯度为610V/mm的瓷体材料，且使压敏电阻总的压敏电压设计与对比例一一致，电容尽可能选择最小值，具体如下：
压敏电压设计：U1＝U2＝60V。
电容值设计：C1＝C2＝5pF，
由于2个压敏电阻单元为串联结构，可知：
U总＝U1+U2＝120V。
1/C总＝1/C1+1/C2，即C总＝C1/2＝2.5pF。
实例二：
如图4所示，叠层片式压敏电阻包含了压敏电阻单元V1、V2，且压敏电阻单元V1、V2之间形成串联结构，压敏电阻单元V1、V2采用介电常数为50，电位梯度为1400V/mm的瓷体材料，且使压敏电阻总的压敏电压设计与对比例一一致，电容尽可能选择最小值，具体如下：
压敏电压设计：U1＝U2＝60V。
电容值设计：C1＝C2＝1pF，
由于2个压敏电阻单元为串联结构，可知：
U总＝U1+U2＝120V。
1/C总＝1/C1+1/C2，即C总＝C1/2＝0.5pF。
对对比例一和实例一、实例二的叠层片式压敏电阻进行测试，测试其压敏电压U、电容Cp、ESD冲击效果，截止频率f0，如下表1所示。
表1
通过上表1中的数据，可以得出：第一，相对于对比例一，本发明的实例一和实例二的叠层片式压敏电阻具有较低的静态电容值，其中实例二比实例一的叠层片式压敏电阻具有更低的静态电容值；第二，相对于对比例一，本发明的实例一和实例二的叠层片式压敏电阻具有较高的截止频率，即在保证产品承受ESD冲击能力的基础上，本发明的叠层片式压敏电阻具有更高的截止频率，说明其在信号线路上做ESD防护，具有更广泛的应用范围；其中实例二与实例一的叠层片式压敏电阻具有更高的截止频率，具有更加广泛的
对比例二：
如图5所示，叠层片式压敏电阻包含了压敏电阻单元V1、V2、V3、V4，且这4个压敏电阻单元以并联结构相结合，压敏电阻单元V1、V2、V3、V4采用介电常数为520，电位梯度为610V/mm的瓷体材料，且使压敏电阻的压敏电压设计满足如下要求，电容尽可能选择最小值，具体如下：
压敏电压设计：U1＝U2＝U3＝U4＝12V；
电容值设计：C1＝C2＝C3＝C4＝150pF。
由于4个压敏电阻单元V1、V2、V3、V4之间采用并联的结构，可知：
即U总＝U1＝U2＝U3＝U4＝12V。
C总＝C1+C2+C3+C4＝600pF。
实例三：
如图6所示，叠层片式压敏电阻包含了压敏电阻单元V1、V2、V3、V4，且这4个压敏电阻单元以V1&V2并联体与V3&V4并联体串联而组成的复合式电容结构，压敏电阻单元V1、V2、V3、V4采用介电常数为520，电位梯度为610V/mm的瓷体材料，且使压敏电阻的压敏电压设计与对比例二一致，电容尽可能选择最小值，具体如下：
压敏电压设计：U1＝U2＝U3＝U4＝6V
电容设计：C1＝C2＝C3＝C4＝246pF
由于4个压敏电阻单元V1、V2、V3、V4之间采用串并联的复合结构，可知：
U总＝U1(或U2)+U3(或U4)＝12V。
1/C总＝(1/(C1+C2))+(1/(C3+C4))，即C总＝C1(或C2，或C3，或C4)＝246pF。
实例四：
如图6所示，叠层片式压敏电阻包含了压敏电阻单元V1、V2、V3、V4，且这4个压敏电阻单元以V1&V2并联体与V3&V4并联体串联而组成的复合式电容结构，压敏电阻单元V1、V2、V3、V4采用介电常数为220，电位梯度为260V/mm的瓷体材料，且使压敏电阻的压敏电压设计与对比例二一致，电容尽可能选择最小值，具体如下：
压敏电压设计：U1＝U2＝U3＝U4＝6V。
电容值设计：C1＝C2＝C3＝C4＝50pF。
由于4个压敏电阻单元V1、V2、V3、V4之间采用串并联的复合结构，可知：
U总＝U1(或U2)+U3(或U4)＝12V。
1/C总＝(1/(C1+C2))+(1/(C3+C4))，即C总＝C1(或C2，或C3，或C4)＝50pF。
对对比例二和实例三、实例四的叠层片式压敏电阻进行测试，测试其压敏电压U、电容Cp、耐8/20μ浪涌电流冲击最大值、耐10/1000μs浪涌能量冲击最大值，如下表2所示：
表2
通过表2中的数据，可以得出：相对于对比例二，在相同的压敏电压及耐受8/20μs通流能力、10/1000μs能量耐量能力的基础上本发明的实例三和实例四的叠层片式压敏电阻具有更小的电容值；从而大大扩宽叠层片式压敏电阻在部分线路上做浪涌防护能力的范围。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。

Claims (10)

1.一种叠层片式压敏电阻，包括上基板、下基板和端电极，其特征在于，还包括设置在所述上基板和所述下基板之间的多个压敏电阻单元，其中多个所述压敏电阻单元中至少有两个所述压敏电阻单元是采用串联结构，多个所述压敏单元通过引出电极连接至所述端电极。
2.根据权利要求1所述的叠层片式压敏电阻，其特征在于，多个所述压敏电阻单元都是串联结构。
3.根据权利要求2所述的叠层片式压敏电阻，其特征在于，所述压敏电阻单元的数量为2～3个。
4.根据权利要求2所述的叠层片式压敏电阻，其特征在于，所述压敏电阻单元采用介电常数为10～100，电位梯度为1000～1800V/mm的瓷体材料。
5.根据权利要求4所述的叠层片式压敏电阻，其特征在于，所述压敏电阻单元采用介电常数为30～80，电位梯度为1200～1600V/mm的瓷体材料。
6.根据权利要求1所述的叠层片式压敏电阻，其特征在于，多个所述压敏电阻单元是串并联复合结构。
7.根据权利要求6所述的叠层片式压敏电阻，其特征在于，所述压敏电阻单元排布的列数为2～3列。
8.根据权利要求6所述的叠层片式压敏电阻，其特征在于，所述压敏电阻单元采用介电常数为150～380，电位梯度为200～300V/mm的瓷体材料。
9.根据权利要求8所述的叠层片式压敏电阻，其特征在于，所述压敏电阻单元采用介电常数为180～300，电位梯度为220～290V/mm的瓷体材料。
10.根据权利要求1至9任一项所述的叠层片式压敏电阻，其特征在于，多个所述压敏电阻单元的压敏电压和电容值都相等。
CN201511031801.5A 2015-12-31 2015-12-31 一种叠层片式压敏电阻 Pending CN105655070A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201511031801.5A CN105655070A (zh) 2015-12-31 2015-12-31 一种叠层片式压敏电阻

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201511031801.5A CN105655070A (zh) 2015-12-31 2015-12-31 一种叠层片式压敏电阻

Publications (1)

Publication Number Publication Date
CN105655070A true CN105655070A (zh) 2016-06-08

Family

ID=56490186

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201511031801.5A Pending CN105655070A (zh) 2015-12-31 2015-12-31 一种叠层片式压敏电阻

Country Status (1)

Country Link
CN (1) CN105655070A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918421A (en) * 1986-03-20 1990-04-17 Lawless William N Nonlinear resistor for low temperature operation
CN1264132A (zh) * 1999-02-14 2000-08-23 塞拉特赫株式会社 低电容芯片变阻器及其制作方法
US20060249758A1 (en) * 2003-03-27 2006-11-09 Thomas Feichtinger Electric multilayer component
CN101246770A (zh) * 2008-03-25 2008-08-20 华东师范大学 一种高电位梯度ZnO厚膜压敏电阻的制备方法
CN101759431A (zh) * 2009-12-10 2010-06-30 华中科技大学 一种低电位梯度氧化锌压敏电阻材料及其制备方法
CN102142308A (zh) * 2011-01-12 2011-08-03 深圳顺络电子股份有限公司 一种叠层片式压敏电阻排

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918421A (en) * 1986-03-20 1990-04-17 Lawless William N Nonlinear resistor for low temperature operation
CN1264132A (zh) * 1999-02-14 2000-08-23 塞拉特赫株式会社 低电容芯片变阻器及其制作方法
US20060249758A1 (en) * 2003-03-27 2006-11-09 Thomas Feichtinger Electric multilayer component
CN101246770A (zh) * 2008-03-25 2008-08-20 华东师范大学 一种高电位梯度ZnO厚膜压敏电阻的制备方法
CN101759431A (zh) * 2009-12-10 2010-06-30 华中科技大学 一种低电位梯度氧化锌压敏电阻材料及其制备方法
CN102142308A (zh) * 2011-01-12 2011-08-03 深圳顺络电子股份有限公司 一种叠层片式压敏电阻排

Similar Documents

Publication Publication Date Title
US20200083703A1 (en) Ultra low capacitance transient voltage suppressor
CN103166592B (zh) 具静电保护机制之整合被动元件
CN203504879U (zh) 防静电、浪涌的pcb结构
CN107733026B (zh) 一种负压保护电路、usb充电电路及终端设备
CN208257406U (zh) 层叠放电间隙电涌保护器
CN204030954U (zh) 一种串联电容电压动态平衡电路
CN105655070A (zh) 一种叠层片式压敏电阻
CN206023721U (zh) 一种电磁兼容滤波电路
CN212162801U (zh) 一种小功率电路的雷击浪涌保护电路及电视机
CN203086135U (zh) 一种工业交换机直流电源口防护电路
CN108649937A (zh) 一种抑制响应雷击过电压的可控避雷器晶闸管阀开关
CN102882390A (zh) 整流电路
CN107592103A (zh) 一种微秒级电子开关装置
CN103456499B (zh) 交流缓冲电容器
CN201629491U (zh) 放电管
CN219833767U (zh) 一种防雷电路和电子设备
CN202003784U (zh) 高集成的叠层片式压敏电阻排
CN206962795U (zh) 一种同时使用大电阻和大电容的电路
CN104616847B (zh) 一种叠层片式压敏电阻
CN201750138U (zh) 一种模拟接口保护电路
CN220342036U (zh) 一种静电防护电路结构及电子设备
CN205178875U (zh) 一种直流分压器
CN104993459A (zh) 电池保护芯片及电池
CN205724884U (zh) 一种浪涌保护器件和用于该器件的气体放电管以及气体放电管用绝缘管体
CN2494065Y (zh) 一种相间过电压保护装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20160608