CN105631222A - 前馈神经网络下基于fpga的stdp突触可塑性实验平台 - Google Patents

Abstract

本发明提供一种前馈神经网络下基于FPGA的STDP突触可塑性实验平台，该实验平台包括有相互连接的FPGA开发板和上位机，以FPGA为下位机，配助以C++编写的人机操作界面进行突触强度连接变化波形和动力学特性观测与参数整定。其中FPGA实现数学模型，利用外部刺激信号作用于多层前馈神经元网络以及突触连接模型中，上位机用于进行参数的调整以及突触变化波形的观测及其突触自适应变化等动力学分析。本发明的效果在于基于高速运算的FPGA神经元突触可塑性计算平台，生物神经突触连接的无动物实验，实现了现象型神经元之间对于突触可塑性部分的硬件建模，并能够有效地稳定学习过程，达到与真实神经元突触可塑连接的一致性。

Description

前馈神经网络下基于FPGA的STDP突触可塑性实验平台

技术领域

本发明涉及生物医学工程技术，特别是一种前馈神经网络下基于FPGA的STDP突触可塑性实验平台。

背景技术

在生物神经系统中，大量神经元通过突触相互联系形成神经回路，突触是神经元信息传递的重要部位，神经元之间的通信也是依靠突触作为媒介。在神经元网络中，突触的不同连接方式也影响着其神经网络的功能。兴奋时间依赖型的突触可塑性是突触可塑性的一种，通过突触前和突触后动作电位精确的时间差驱动。因此基于STDP的学习法则适用于学习一些与时间相关的神经现象，比如动作电位—时间同步。传统的与权重独立的STDP学习法则创造了不稳定的学习过程，导致了平衡双峰的权重分布。曾有研究指出，对单个神经元以及前馈神经元网络，STDP是如何根据尖峰放电序列的放电时刻来实现输入选择性的。有关STDP规则的研究在最近几年取得了很大的进展，然而外部刺激影响神经元网络的可塑性以及信息在神经元网络中传导的机制尚不明确。

生物实验由于其高昂的成本以及伦理道德的底线而存在一定的局限性；计算机软件仿真工作繁琐，而神经元模型和突触连接构建的模拟电路，实验可扩展性和灵活性都有局限，不易于仿真工作的操作和开展。因此神经元突触可塑性变化在前馈神经网络下的高性能硬件实现，是一个全新的研究方向。

现场可编程门阵列(FieldProgrammableGateArray，FPGA)技术是专用集成电路(ASIC)领域中的一种半定制电路技术，其解决了定制电路的不足以及以往可编程器件门电路数有限的问题，在以生物神经系统为对象的计算神经科学领域逐渐受到青睐。相对于模拟电路平台开发周期长等缺点，FPGA因其集成度高、体积小、并行计算、可重复配置、编程灵活、可靠性好、低功耗等优点使其能够实现真实时间尺度下神经元突触连接模块的动态特性变化和分析。应用能够并行运算的FPGA，可以完成真实时间尺度下神经元间突触连接的仿真和动态分析，提高运算效率，在神经编码信息传递，信息监测，神经疾病的治疗等方面有着重要的应用价值。

现有的技术还处于基础阶段，因此仍存在以下缺点：尚无基于FPGA的功能完善的专用STDP突触可塑性实验平台；运用FPGA实现的硬件仿真突触计算模型结构比较简单，精度不高；人机界面尚未完善，无法进行实时的控制操作与数据分析，因此对FPGA硬件神经元突触权重变化动态特性的操作分析比较困难。

发明内容

针对上述其技术不足之处，本发明的目的在于提供一种前馈神经网络下基于FPGA的STDP突触可塑性实验平台，使研究人员可以灵活轻便的完成不同前馈层下神经元突触可塑性变化的相关实验，通过操作界面直观读取数据，为研究神经元的信息传递，信息监测，非线性特性以及突触可塑性对神经元信息传递的作用提供重要理论依据。

为实现上述目的，本发明采用的技术方案是提供一种前馈神经网络下基于FPGA的STDP突触可塑性实验平台，其中：该实验平台包括有相互连接的FPGA开发板和上位机，所述FPGA开发板包括有第一层前馈网络FPGA芯片I，第二层前馈网络FPGA芯片II，第三层前馈网络FPGA芯片III，第四层前馈网络FPGA芯片IV，第一层突触计算FPGA芯片V，第二层突触计算FPGA芯片VI，第三层STDP突触计算FPGA芯片VII和FPGA芯片VIII，还包括有外部刺激信号发生器，NIOSII软核处理器，USB接口模块，三路数据选择器，分路器，三路数据选择器，FHN神经元模型和STDP突触连接模型；各层前馈网络中的FHN神经元模型均采用VerilogHDL语言进行编程，分别在第一层前馈网络FPGA芯片I，第二层前馈网络FPGA芯片II，第三层前馈网络FPGA芯片III和第四层前馈网络FPGA芯片IV中编译FHN神经元模型；各层的STDP突触计算FPGA芯片的STDP突触连接模型采用VerilogHDL语言编程，分别在第一层突触计算FPGA芯片V，第二层突触计算FPGA芯片VI和第三层突触计算FPGA芯片VII中完成编译并下载，NIOSII软核处理器能够实现第一层突触计算FPGA芯片V，第二层突触计算FPGA芯片VI，第三层突触计算FPGA芯片VII的数据传输和USB接口模块数据传输的控制，STDP突触连接模型产生的突触电流信号通过数据输出总线传输到人机操作界面进行波形显示和数据分析，上位机通过C++编程实现人机操作界面并通过USB接口模块与FPGA芯片VIII进行通讯，计算数据在上位机中进行进一步运算处理。

本发明的效果是该实验平台实现了前馈神经网络中STDP可塑性突触电流的建模，设计了兼具可视化和可操作化的人机操作界面，提高了系统的灵活性和可实施性，能够在合适的时间尺度内完成对生物神经元之间可塑突触模型进行仿真；此外，该实验平台为研究前馈神经网络下不同前馈层之间突触权重变化提供了真实时间尺度内的可视化平台，对理解神经元之间信号传递机制有着重要的实用价值。本发明基于高速并行计算的FPGA前馈神经网络之间突触功能特性仿真是一种无动物实验的方法，提出了STDP突触可塑性在前馈神经网络上的实验平台，其具有以下几点优势：1.所设计的硬件仿真模型，神经元模型以及STDP突触电流计算模型，能在时间尺度内保持与真实生物神经元的一致性，芯片最大工作频率为200MHz，能够保证神经元膜电位真实的传递到STDP突触计算模块，突触电流输出频率保持在1毫秒以内，满足真实神经元时间尺度要求，为研究神经网络之间突触可塑性变化提供了更加高速便携的实验研究平台；2.本平台中的外部刺激信号的参数设置，前馈网络外部噪声信号选取，不同前馈层的选取都可以通过上位机界面进行配置，完成了利用计算机用户操作界面配置实验设备的各种特性；3.人机操作界面可以实时的观测具有STDP学习法则的突触电流在不同前馈层下的自适应性变化波形和突触权重分布图，并可以测得信号的幅值和能量，分析突触权重的分布特性，进而为基于FPGA的STDP突触可塑性实验平台提供了良好的可视化界面。

附图说明

图1为本发明的实验平台系统结构示意图；

图2为FHN神经元流水线模型；

图3为STDP突触电流计算流水线模型；

图4为本发明的人机操作操作界面I示意图；

图5为本发明的人机操作操作界面II示意图；

图6为本发明的人机操作操作界面III示意图。

图中：

1.FPGA开发板2.上位机3.第一层前馈网络FPGA芯片I4.第二层前馈网络FPGA芯片II5.第三层前馈网络FPGA芯片III6.第四层前馈网络FPGA芯片IV7.第一层突触计算FPGA芯片V8.第二层突触计算FPGA芯片VI9.第三层突触计算FPGA芯片VII10.FPGA芯片VIII11.FHN神经元模型12.STDP突触连接模型13.人机操作界面14.USB接口模块15.NIOSII软核处理器16.脉冲刺激信号发生器17.正弦波信号发生器18.高斯白噪声信号发生器19.有色噪声信号发生器20外部刺激信号发生器21.分路器22.突触电流信号23.三路数据选择器24.数据选择器25.FHN神经元变量v的流水线数据通路26.FHN神经元变量w的流水线数据通路27.刺激信号28.前馈层选择信号29.刺激类型选择信号30.参数1数值信号31.FHN神经元模型变量v数值信号32.FHN神经元模型变量w数值信号33.数据输入总线34.刺激信号35.数据输出总线36.时间加窗模块37.神经元放电时间序列38.突触前后两个神经元的放电峰峰间期39.STDP突触机制计算模块40.最大突触电导41.外部噪声干扰信号42.STDP可塑性突触变化通路43.突触连接基础通路44.人机操作界面I45.曲线显示界面46.选项卡47.界面基本操作框48.通用设置49.人机操作界面II50.突触权重分布显示分析界面51.人机操作界面III52.突触电流变化显示界面

具体实施方式

结合附图对本发明的前馈神经网络下基于FPGA的STDP突触可塑性实验研究平台结构加以说明。

本发明的前馈神经网络下基于FPGA的STDP突触可塑性实验研究平台的设计思想在于首先在第一层前馈网络FPGA芯片I，第二层前馈网络FPGA芯片II，第三层前馈网络FPGA芯片III，第四层前馈网络FPGA芯片IV上建立网络规模一定的FHN神经元模型，其次以第一层突触计算FPGA芯片V，第二层突触计算FPGA芯片VI，第二层突触计算FPGA芯片VII为桥梁，通过STDP突触可塑计算模块连接神经网络，形成全连接前馈神经网络模型，然后在FPGA芯片VIII上独立于前馈神经网络模型设计不同种类的外部刺激信号发生器，将其产生信号作为外部电流施加于STDP突触可塑计算模型，通过该刺激影响STDP的突触可塑性的动态特性进行模拟突触连接损伤，进而产生STDP突触机制的自适应调节变化并进行分析。利用NIOSII软核处理器作为硬件控制核心，依照人机操作界面输入指令对数据的传输与选择进行相应控制操作，同时作为上位机与下位机数据传输交换的控制中心；最后设计上位机软件界面，上位机软件界面通过设置参数并传输到FPGA芯片，实现对STDP突触可塑计算模块关键参数和刺激信号参数的配置，通过选项窗口选择刺激信号的类型和前馈层的层级，同时也可以把FPGA芯片中STDP机制的突触电流数据信号上传到上位机中，在上位机界面上显示突触电流的变化，通过上位机进行前馈网络的突触权重自适应变化分析和突触权重分布结果同样以图像的形式显示在人机操作界面。该实验平台由互相连接的FPGA开发板和上位机组成，其中FPGA部分用于实现前馈神经网络模型(包括神经元网络模型和STDP突触连接模型)和外部刺激信号发生器，上位机部分用于设计人机操作界面并通过USB实现与FPGA的通讯。

所述的FHN神经元模型和可塑突触连接模型在FPGA中采用欧拉法离散化，并采用流水线技术搭建，是复杂的数学模型方程公式进行并行计算，流水线思想本质上利用延时寄存器使数学模型分为几个子运算过程，在每个时钟周期内，每个子运算过程可以同时进行神经元突触连接部分在不同时刻的运算，模型数据及时上传到上位机界面中，并随时钟传递。在前馈神经网络模型中，STDP突触可塑性计算模块，选取不同前馈层，选择不同刺激信号模拟突触连接损伤，进而产生不同的突触适应性和突触电流变化，参数设定由人机操作界面输入。

所述的外部刺激信号发生器：外部刺激信号发生器输入到STDP突触计算模型中作为模拟突触连接损伤，在不同前馈层下对突触计算模型施以刺激信号干扰，产生突触权重的自适应变化以及权重分布变化，因此需要设计一个数据选择器，来实现刺激信号在不同前馈层之间的转换，来实现不同前馈层突触变化的动态分析。不同的刺激信号所产生的噪声干扰不一样，因此可以通过在人机操作界面调节刺激信号的种类，频率，幅值，通过USB传输到FPGA对外部刺激发生器进行配置，对刺激参数进行快速定量的优化，在研究STDP突触可塑性变化时，通过人机操作界面改变刺激信号的种类和幅值模拟神经元突触连接的损伤，进而让得到突触权重的自适应变化，为后续的理论分析工作提供重要的理论依据。

所述人机操作界面，人机操作界面的编写采用C++语言开发实现，通过MFC开发窗体界面，软件平台为MicroVisualStudio2010，人机操作界面能实现实时的数据采集、波形显示与数据分析处理。

本发明的前馈神经网络下基于FPGA的STDP突触可塑性实验平台由互相连接的FPGA开发板1和上位机界面2组成。其中FPGA开发板1用来实现前馈神经网络，以及外部刺激信号发生器20，上位机2用于设计人机操作界面13并通过USB接口模块14实现与FPGA开发板1之间的数据通讯，以下加以说明：

本发明的前馈神经网络下基于FPGA的STDP突触可塑性实验平台神经元流水线模型11：

如图1所示，对硬件实验平台进行设计，第一层前馈网络FPGA芯片I3，第二层前馈网络FPGA芯片II4，第三层前馈网络FPGA芯片III5，第四层前馈网络FPGA芯片IV6，第一层突触计算FPGA芯片V7，第二层突触计算FPGA芯片VI8和第三层突触计算FPGA芯片VII9均采用Altera公司生产的CycloneIIIEP3C120F484C8N芯片，FPGA芯片VIII10采用Altera公司生产的相对功耗较低，片上存储空间更大的StratixIIIEP3SE150F1152C2N芯片，根据FHN神经元数学模型表达式以及STDP突触连接模型(12)，采用欧拉法进行数字离散化并搭建多个FHN神经元流水线模型11和STDP突触连接模型12，构成全连接式前馈神经元网络，形成一定网络规模。数据输入总线33接受人机操作界面13设置的数据到硬件系统中，突触电流信号22以及刺激信号34等关键数据通过数据输出总线35上传到上位机2中进行神经突触间的可塑突触电流变化显示以及权重适应性变化实时显示与分析。FHN神经元流水线模型11与突触连接模型12的所有数据通路均在统一始终下同步运行，并根据FPGA的结构，通过QuartusII软件实现硬件描述语言的转换。

如图2所示的FHN神经元流水线模型11主要由加法器、乘法器以及移位寄存器组成，所述的FHN神经元模型11的数学模型为：

$\mathrm{\ϵ}\frac{dv}{dt}=v(v-a)(1-v)-w+A_T-B+I$

$\frac{dw}{dt}=\mathrm{\γ}(v-w-b)$

其中在模型表达式中，v代表神经元膜电位快变量，w为慢变的恢复变量，ε和γ为时间常数，A_T为临界值，B为信号平均值与A_T的差值，a、b为方程组常数，I为外部输入电流。FHN神经元流水线模型11包含变量v的流水线数据通路25与变量w的流水线数据通路26，其中变量v流水线数据通路25接受外部刺激信号发生器20产生的刺激信号34作为对神经模型的刺激信号进行常微分方程的计算，经过计算得到变量v数值信号31与变量w的数值信号32，分别对应输出到第一层突触计算FPGA芯片V7，第二层突触计算FPGA芯片VI8，第三层突触计算FPGA芯片VII9中进行突触部分的数据计算。其中第一层前馈网络FPGA芯片I3，第二层前馈网络FPGA芯片II4，第三层前馈网络FPGA芯片III5中，每块芯片中含有数值规模为200个的FHN神经元，独立芯片中的神经元彼此不连接，第四层FHN神经网络FPGA芯片IV6中仅拥有一个FHN神经元，形成多输入单输出连接。

如图3所示的基于STDP机制的神经突触连接模型12，其主要由加法器，比较器，乘法器，以及移位寄存器构成，所述的STDP突触模型12数学模型为：

g(Δt)＝a*exp(-Δt/b)；if→Δt＞0；

g(Δt)＝c*exp(Δt/d)；if→Δt＞0；

G_i-＞j＜＝G_i->j+g(Δt)；

其中在模型表达式中，Δt代表突触连接的前，后神经元放电峰峰间期，其中a和c表示决定最大修正范围的常数，b和d表示指数衰减的时间常数，表示突触增强和减弱时突触前后神经元放电时间间隔的范围。g(Δt)表示突触权重的变化量，其可直接表征为突触电导的变化量，表示从神经元j到神经元i的突触电导。STDP突触连接模型12主要STDP可塑性突触变化通路42和神经元之间突触连接基础通路43两个部分，其中STDP可塑突触变化通路的流水线数据接收连接突触的前后两个FHN神经元放电数据信息，经过移位寄存器和比较器，获取神经元放电时间点列37，通过时间加窗模块36的操作，在减法器下得到对应放电时间下，突触前后两个神经元的放电间期38，放电间期序列给入STDP突触机制计算模块39，得到突触权重的变化量，与最大突触电导40通过乘法器得到突触电导变化，结合突触后膜电压得到变化电流。结合神经元之间正常的电导连接通路43下的突触电流，外加刺激信号20模拟对神经突触连接的损伤，构成STDP机制下突触连接部分的突触电流信号42，输出到三路选择器23中。

系统的控制工作由NIOSII软核处理器15根据人机操作界面13输入的指令完成，外部的刺激信号发生器20由脉冲信号刺激信号发生器16，正弦信号发生器17，高斯白噪声信号发生器18，有色噪声信号发生器19采用查找表形式进行实现，其四路输出信号通过数据选择器24输出一路刺激信号34到分路器中，由分路器选择一条分路输出到FHN神经元的刺激信号中，选择另外一条分路输出到STDP突触连接模型12作为噪声信号对突触连接的损伤干扰。计算结果通过三路数据选择器23选择其中一路作为系统输出，通过USB接口模块14传到上位机2中。三路数据选择器23，刺激信号的数据选择器24，分路器21均由NIOSII软核处理器15根据人机操作界面13的输出指令进行控制。

人机操作界面13主要包含三个选项卡，人机操作界面I44，人机操作界面II49，人机操作界面III，在上位机2中运用C++编程形式来设计人机操作界面13，FPGA芯片VIII10通过USB接口模块实现与上位机2的数据通讯工作，人机操作界面13通过USB接口模块14接收从FPGA芯片VIII10传输的数据；人机操作界面13通过设置参数通过USB接口模块14输入数据到FPGA芯片VIII10中，对前馈层的选取，外部刺激信号发生器20的参数配置与信号选择。C++是可视化、由事件驱动的、面向对象的高级程序设计语言，使用Labview编程时采用多线程编程技术。多线程技术可以实现在图形曲线显示时能兼顾数据处理功能，保证数据的实施连续采集。

人机操作界面I44如图4所示：其包含曲线显示界面45，选项卡46，界面基本操作框47与通用设置48：曲线显示界面45主要用于显示突触权重的自适应性的曲线变化。选项卡46包括权重的自适应性变化，突触权重的分布显示以及突触电流变化三个选项，用于选择不同的操作界面；界面基本操作框47包含有开始，停止，刺激，分析，帮助，刷新，显示等针对人机操作界面的基本控制指令。通用设置48包含有模型的参数设定，不同前馈层的选取，刺激信号选择、信号幅值设定与信号频率设定，输入的数值通过USB接口模块14传输到FPGA芯片VIII10中，依照NIOSII软核处理器15的控制指令传输给相应信号输入端。

所述人机操作界面II49如图5所示，可以通过选项卡切换至突触权重分布显示分析界面50，其中包括刺激信号的选取和参数设置，并通过上位机2显示出权重的两端分布特性，显示在界面50中。

所述人机操作界面III51如图6所示，通过选项卡切换至突触电流变化分析界面52，通过改变前馈层以及不同刺激信号的设置，实时观测到突触电流在STDP可塑机制下的动态特性变化，曲线显示图显示在界面52中。

FPGA实验平台由VerilogHDL语言编写基于模块的离散的、固定步长的、定点数运算的神经元流水线模型，STDP机制的突触连接模型以及外部刺激信号发生器，经QuartusII软件编写完整的运算逻辑和程序结构并进行编译、分析综合、布局布线，下载。第一层前馈网络FPGA芯片I3，第二层前馈网络FPGA芯片II4，第三层前馈网络FPGA芯片III5以及第四层前馈网络FPGA芯片IV6完成FHN神经元模型的运行，第一层突触计算FPGA芯片V7，第二层突触计算FPGA芯片VI8和第三层突触计算FPGA芯片VII9中完成STDP突触连接模型12的计算，经USB上传FPGA芯片VIII10中运算产生的突触变化数据，在C++语言编写的人机操作界面13对前馈神经网络下的STDP机制神经突触可塑性进行分析研究。

Claims (5)

1.一种前馈神经网络下基于FPGA的STDP突触可塑性实验平台，其特征是：该实验平台包括有相互连接的FPGA开发板(1)和上位机(2)，所述FPGA开发板(1)包括有第一层前馈网络FPGA芯片I(3)，第二层前馈网络FPGA芯片II(4)，第三层前馈网络FPGA芯片III(5)，第四层前馈网络FPGA芯片IV(6)，第一层突触计算FPGA芯片V(7)，第二层突触计算FPGA芯片VI(8)，第三层STDP突触计算FPGA芯片VII(9)和FPGA芯片VIII(10)，还包括有外部刺激信号发生器(20)，NIOSII软核处理器(15)，USB接口模块(14)，三路数据选择器(24)，分路器(21)，三路数据选择器(23)，FHN神经元模型(11)和STDP突触连接模型(12)；各层前馈网络中的FHN神经元模型(11)均采用VerilogHDL语言进行编程，分别在第一层前馈网络FPGA芯片I(3)，第二层前馈网络FPGA芯片II(4)，第三层前馈网络FPGA芯片III(5)和第四层前馈网络FPGA芯片IV(6)中编译FHN神经元模型(11)；各层的STDP突触计算FPGA芯片的STDP突触连接模型(12)采用VerilogHDL语言编程，分别在第一层突触计算FPGA芯片V(7)，第二层突触计算FPGA芯片VI(8)和第三层突触计算FPGA芯片VII(9)中完成编译并下载，NIOSII软核处理器(15)能够实现第一层突触计算FPGA芯片V(7)，第二层突触计算FPGA芯片VI(8)，第三层突触计算FPGA芯片VII(9)的数据传输和USB接口模块(14)数据传输的控制，STDP突触连接模型(12)产生的突触电流信号(22)通过数据输出总线(35)传输到人机操作界面(13)进行波形显示和数据分析，上位机(2)通过C++编程实现人机操作界面(13)并通过USB接口模块(14)与FPGA芯片VIII(10)进行通讯，计算数据在上位机(2)中进行进一步运算处理。

2.根据权利要求1所述前馈神经网络下基于FPGA的STDP突触可塑性实验平台，其特征是：所述的USB接口模块(14)进行上位机(2)与FPGA开发板(1)间的数据通讯，USB接口模块(14)包括USB芯片和USB硬件接口，所述USB芯片采用飞利浦公司的ISP1761E1芯片。

3.根据权利要求1所述前馈神经网络下基于FPGA的STDP突触可塑性实验平台，其特征是：所述的外部刺激信号发生器(20)采用一个片上RAM存储直流刺激信号，正弦波信号，高斯白噪声信号以及有色噪声信号的波形数据信息，通过人机操作界面(13)输入的刺激类型选择信号(29)实现对不同刺激信号的选取，输出的刺激信号(34)通过分路器(21)按照NIOSII软核处理器(15)相应指令输入到FHN神经元模型(11)和STDP突触连接模型(12)中，作为模型的外部刺激。

4.根据权利要求1所述前馈神经网络下基于FPGA的STDP突触可塑性实验平台，其特征是：所述上位机(2)通过USB接口模块(14)与FPGA开发板(1)相连实现数据通讯，人机操作界面(13)接受数据输出总线(35)输出的突触电流信号(22)；通过上位机(2)数据运算显示突触权重与自适应性等重要特性，在人机操作界面(13)上设置模型参数与刺激信号选择，通过USB接口模块(14)将人机操作界面(13)计算的数据传送给FPGA开发板(1)中，进行参数调制工作。

5.根据权利要求1所述前馈神经网络下基于FPGA的STDP突触可塑性实验平台，其特征是：所述的NIOSII软核处理器(15)通过FPGA芯片VIII(10)实现整个实验平台的控制；NIOSII软核处理器(15)接收人机操作界面(15)输入的前馈层选择信号(28)和刺激类型选择信号(29)，作为控制信号分别输出到三路数据选择器(23)、分路器(21)的控制端，从而进行信号的通路选择；此外，三路数据选择器(23)输出的突触电流信号(22)通过USB接口模块(14)上传到上位机(2)中，数据选择器(24)输出的刺激信号(34)通过分路器(21)分别输出到第一层前馈网络FPGA芯片I(3)、第二层前馈网络FPGA芯片II(4)、第三层前馈网络FPGA芯片III(5)和第四层前馈网络FPGA芯片IV(6)中，进行各层前馈网络中FHN神经元的计算，NIOSII软核处理器(15)控制接收人机操作界面(13)的数据读取与信号选择。