CN105607719A - 时序控制电路 - Google Patents
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Abstract
一种时序控制电路包括第一至第三比较器以及第一及第二逻辑单元。所述第一比较器接收第一分压电压及第一参考电压；所述第二比较器接收第二分压电压及第二参考电压；所述第三比较器接收第三分压电压及第三参考电压。所述第一逻辑单元的输入端分别连接所述第一比较器的输出端及第二比较器的输出端，所述第一逻辑单元的输出端连接所述管理芯片的一复位单元的输入端；所述第二逻辑单元的输入端分别连接所述管理芯片的所述复位单元的输出端及第三比较器的输出端，所述第二逻辑单元的输出端连接所述管理芯片的使能端。所述时序控制电路用于确保所述管理芯片启动时从第一至第三电压输入端接收到有效输入电压。
Description
技术领域
本发明涉及一种时序控制电路。
背景技术
当前的计算机或服务器的电源通常都包括三种输出电压，即12V、5V及3.3V三种电压。在电源规范中规定的上述三种电压的上电时间（即电压达到有效电压的时间）均为毫秒级别，然而主板的脉冲管理芯片的反应时间为微秒级别。因此，在主板启动过程中需要同时使用上述三种电压时，三种电压的上电时间不一致可能打乱主板脉冲管理芯片的上电时序。
发明内容
鉴于此，有必要提供一种确保主板脉冲管理芯片上电时序的时序控制电路。
一种时序控制电路，用于控制一管理芯片的时序，该时序控制电路包括：
第一比较器，所述第一比较器的第一输入端经第一电阻连接于第一电压输入端，所述第一比较器的第一输入端还经第二电阻接地，所述第一比较器的第二输入端连接第一参考电压端；
第二比较器，所述第二比较器的第一输入端经第三电阻连接于第二电压输入端，所述第二比较器的第一输入端还经第四电阻接地，所述第二比较器的第二输入端连接第二参考电压端；
第三比较器，所述第三比较器的第一输入端经第五电阻连接于第三电压输入端，所述第三比较器的第一输入端还经第六电阻接地，所述第三比较器的第二输入端连接第三参考电压端；
第一逻辑单元，所述第一逻辑单元的第一输入端连接于所述第一比较器的输出端，所述第一逻辑单元的第二输入端连接所述第二比较器的输出端，所述第一逻辑单元的输出端连接所述管理芯片的一复位单元的输入端；及
第二逻辑单元，所述第二逻辑单元的第一输入端连接所述管理芯片的所述复位单元的输出端，所述第二逻辑单元的第二输入端连接所述第三比较器的输出端，所述第二逻辑单元的输出端连接所述管理芯片的使能端；
所述第一至第三参考电压端分别输出第一至第三参考电压，所述第一电压输入端输入电压超过第一预设值时，所述第一比较器输出第一信号，所述第二电压输入端输入电压超过第二预设值时，所述第二比较器输出第二信号，所述第三电压输入端输入电压超过第三预设值时，所述第三比较器输出第三信号，所述第一逻辑单元接收第一及第二信号时输出第四信号，所述管理芯片的复位单元接收第四信号时输出第五信号，所述第二逻辑单元接收第三信号及第五信号时输出第六信号启动所述管理芯片。
所述时序控制电路可以确保所述管理芯片启动时从第一至第三电压输入端接收到有效输入电压，以保证管理芯片能按正常的时序上电。
附图说明
图1为本发明时序控制电路的较佳实施方式的电路图。
主要元件符号说明
| 时序控制电路 | 10 |
| 第一电压输入端 | P12V |
| 第二电压输入端 | P5V |
| 第三电压输入端 | P3V3 |
| 第一参考电压端 | V1 |
| 第二参考电压端 | V2 |
| 第三参考电压端 | V3 |
| 电阻 | R1-R6 |
| 第一比较器 | U1 |
| 第二比较器 | U2 |
| 第三比较器 | U3 |
| 复位单元 | C1 |
| 第一逻辑单元 | L1 |
| 第二逻辑单元 | L2 |
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参考图1，时序控制电路10的较佳实施方式包括第一电压输入端P12V、第二电压输入端P5V、第三电压输入端P3V3、电阻R1-R6、第一比较器U1、第二比较器U2、第三比较器U3、第一逻辑单元L1以及第二逻辑单元L2。所述时序控制电路10用于控制一主板的管理芯片的上电时序，所述管理芯片的复位单元C1与所述时序控制电路10的第一逻辑单元L1以及第二逻辑单元L2相连。
所述第一比较器U1的第一输入端3经电阻R1连接于第一电压输入端P12V，所述第一比较器U1的第一输入端3还经电阻R2接地，所述第一比较器U1的第二输入端2连接一第一参考电压端V1。
所述第二比较器U2的第一输入端3经电阻R3连接于第二电压输入端P5V，所述第二比较器U2的第一输入端3还经电阻R4接地，所述第二比较器U2的第二输入端2连接一第二参考电压端V2。
所述第三比较器U3的第一输入端3经电阻R5连接于第三电压输入端P3V3，所述第三比较器U3的第一输入端3还经电阻R6接地，所述第三比较器U3的第二输入端2连接一第三参考电压端V3。
所述第一逻辑单元L1的第一输入端1连接于所述第一比较器的输出端1，所述第一逻辑单元L1的第二输入端2连接所述第二比较器的输出端1，所述第一逻辑单元L1的输出端4连接所述管理芯片的所述复位单元C1的输入端1。
所述第二逻辑单元L2的第一输入端1连接所述管理芯片的所述复位单元C1的输出端2，所述第二逻辑单元L2的第二输入端2连接所述第三比较器U3的输出端1，所述第二逻辑单元L2的输出端4连接所述管理芯片的使能端EN。
在本实施方式中，所述第一比较器U1、第二比较器U2及第三比较器U3均为电压比较器，所述第一比较器U1的第一输入端3为正相输入端，所述第一比较器U2的第二输入端2为反相输入端；所述第二比较器U2的第一输入端3为正相输入端，所述第二比较器U2的第二输入端2为反相输入端；所述第三比较器U3的第一输入端3为正相输入端，所述第三比较器U3的第二输入端3为反相输入端。
本实施方式中，所述第一逻辑单元L1及第二逻辑单元L2均为与门。所述管理芯片为一脉冲宽度管理芯片。
使用时，所述第一电压输入端P12V为所述时序控制电路10提供第一电压，所述第二电压输入端P5V为所述时序控制电路10提供第二电压，所述第三电压输入端P3V3为所述时序控制电路10提供第三电压。所述第一电压经电阻R1及电阻R2分压后输出一第一分压电压，所述第一比较器U1的第一输入端3接收第一分压电压，所述第一比较器U1的第二输入端2从所述第一参考电压端V1接收第一参考电压；所述第二电压经电阻R3及电阻R4分压后输出一第二分压电压，所述第二比较器U2的第一输入端3接收第二分压电压，所述第二比较器U2的第二输入端2从所述第二参考电压端V2接收第二参考电压；所述第三电压经电阻R5及电阻R6分压后输出一第三分压电压，所述第三比较器U3的第一输入端3接收第三分压电压，所述第三比较器U3的第二输入端2从所述第三参考电压端V2接收第三参考电压。
在电源开始为所述主板供电这一过程中，所述第一电压、第二电压及第三电压分别具有不同的响应时间，在各自的响应时间后所述第一电压、第二电压及第三电压方能达到有效电平以供主板使用。在本实施方式中，所述第一电压的有效电平经电阻R1及电阻R2分压后的大小大于所述第一参考电压，所述第二电压的有效电平经电阻R3及电阻R4分压后的大小大于所述第二参考电压，所述第三电压的有效电平经电阻R5及电阻R6分压后的大小大于所述第三参考电压。
当第一电压、第二电压及第三电压均达到了有效电平时，所述第一比较器U1、第二比较器U2及第三比较器U3均输出高电平信号，所述第一逻辑单元L1输出高电平信号，所述复位单元C1的输入端1接收高电平信号后执行初始化动作，初始化完成后所述复位单元C1输出高电平信号至所述第二逻辑单元L2的第一输入端1，所述第二逻辑单元L2的第二输入端2接收第三比较器U3输出的高电平信号，所述第二逻辑单元L2输出高电平信号，所述管理芯片的使能端EN接收高电平信号，所述管理芯片开始工作。
当第一电压、第二电压或第三电压其中至少一电压未达到有效电平时，所述第一比较器U1、第二比较U2或第三比较器U3中至少一输出信号为低电平信号，所述第二逻辑单元L2输出低电平信号，所述管理芯片的使能端EN接收低电平信号时所述管理芯片不工作。在第一至第三电压均达到有效电平时所述管理芯片才会开始工作。
最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。
Claims (3)
1.一种时序控制电路，用于控制一管理芯片的时序，该时序控制电路包括：
第一比较器，所述第一比较器的第一输入端经第一电阻连接于第一电压输入端，所述第一比较器的第一输入端还经第二电阻接地，所述第一比较器的第二输入端连接第一参考电压端；
第二比较器，所述第二比较器的第一输入端经第三电阻连接于第二电压输入端，所述第二比较器的第一输入端还经第四电阻接地，所述第二比较器的第二输入端连接第二参考电压端；
第三比较器，所述第三比较器的第一输入端经第五电阻连接于第三电压输入端，所述第三比较器的第一输入端还经第六电阻接地，所述第三比较器的第二输入端连接第三参考电压端；
第一逻辑单元，所述第一逻辑单元的第一输入端连接于所述第一比较器的输出端，所述第一逻辑单元的第二输入端连接所述第二比较器的输出端，所述第一逻辑单元的输出端连接所述管理芯片的一复位单元的输入端；及
第二逻辑单元，所述第二逻辑单元的第一输入端连接所述管理芯片的所述复位单元的输出端，所述第二逻辑单元的第二输入端连接所述第三比较器的输出端，所述第二逻辑单元的输出端连接所述管理芯片的使能端；
所述第一至第三参考电压端分别输出第一至第三参考电压，所述第一电压输入端输入电压超过第一预设值时，所述第一比较器输出第一信号，所述第二电压输入端输入电压超过第二预设值时，所述第二比较器输出第二信号，所述第三电压输入端输入电压超过第三预设值时，所述第三比较器输出第三信号，所述第一逻辑单元接收第一及第二信号时输出第四信号，所述管理芯片的复位单元接收第四信号时输出第五信号，所述第二逻辑单元接收第三信号及第五信号时输出第六信号启动所述管理芯片。
2.如权利要求1所述的时序控制电路，其特征在于：所述第一比较器、第二比较器及第三比较器为电压比较器，所述第一至第三比较器的第一输入端为正相输入端，所述第一至第三比较器的第二输入端为反相输入端，所述第一逻辑单元及第二逻辑单元为与门，所述第一至第六信号为高电平信号，当所述第一电压输入端的输入电压超过第一预设值时，所述第一比较器的正向输入端接收电压大于所述第一参考电压，当所述第二电压输入端的输入电压超过第二预设值时，所述第二比较器的正向输入端接收电压大于所述第二参考电压，当所述第三电压输入端的输入电压超过第三预设值时，所述第三比较器的正向输入端接收电压大于第三参考电压。
3.一种时序控制电路，包括：
第一比较器，第一电压输入端输入的电压经第一分压单元分压后输入第一比较器的同向输入端，所述第一比较器的反向输入端接收第一参考电压；
第二比较器，第二电压输入端输入的电压经第二分压单元分压后输入第二比较器的同向输入端，所述第二比较器的反向输入端接收第二参考电压；
第三比较器，第三电压输入端输入的电压经第三分压单元分压后输入第三比较器的同向输入端，所述第三比较器的反向输入端接收第三参考电压；
第一与门，该第一与门的两输入端分别连接第一及第二比较器的输出端，第一与门的输出端连接所述管理芯片的一复位单元的输入端；
第二与门，第二与门的一输入端连接所述管理芯片的所述复位单元的输出端，第二与门的另一输入端连接第三比较器的输出端，所述第二与门的输出端连接所述管理芯片的使能端；
只要第一至第三电压经对应分压单元分压后电压有一项没有超过对应参考电压时，所述管理芯片的使能端接收低电平信号，管理芯片不启动；
当第一至第三电压经对应分压单元分压后电压均达到对应参考电压时，所述管理芯片的使能端接收高电平信号，管理芯片启动。
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