CN1055350C - 槽形栅静电感应器件 - Google Patents
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Abstract
一种槽形栅静电感应器件，包括下层为低阻层、上层为N-型高阻层的硅衬底片、源区及源电极金属层、栅区及栅电极、漏区及漏电极金属层，硅衬底片的上表面是N+型源区，硅衬底片的上表面上开有多于一条的槽，每条槽的底部是P+型栅区，硅衬底片的下层低阻层是漏区，漏区的下面是漏电极金属层，源区的上面连接掺磷多晶硅层，该掺磷多晶硅层与源电极金属层连接，每条槽的底面和侧面覆盖绝缘层，侧面绝缘层的上面连接掺磷多晶硅层。它可以提高电流密度、改善电流均匀性、降低工艺难度、减少生产成本。它用于集成电路制造业。
Description
本发明涉及一种槽形栅静电感应器件，属于半导体制造技术领域。
静电感应器件又称结型功率场效应器件，它具有高压、大电流、高频等一系列优异的性能，有着广阔的应用前景和发展前途。
静电感应器件包括静电感应晶体管(Static Induction Transistor.简称SIT)、静电感应晶闸管(Static Induction THyristor.简称SITH)、双极型静电感应晶体管(Bipolar Static Induction Transistor简称BSIT)等等，SITH又称为场控晶闸管(Field Controlled Thyristor.简称FCT)。
槽形栅静电感应器件是近几年发展起来的新一类静电感应器件，与旧有的表面栅静电感应器件和埋栅静电感应器件相比，槽形栅静电感应器件具有电流能力强、电参数一致性好、易于批量生产的优点。
槽形栅静电感应器件的基本结构可参考图4～6：在下层为低阻层42、上层为高阻层41的硅衬底片4的上表面有N+型源区3，硅衬底片4的上表面上开有许多条槽5，在每条槽5的底部有P+型栅区6，栅区6的上面有栅电极7，硅衬底片4的下层低阻层42是漏区。漏区42可以是N+型，电可以是P+型。源区3的上面有源电极1，漏区42的下面有漏电极8。
现有的槽形栅静电感应器件以欧洲专利EP701288、日本专利JP平8-316494、日本专利JP平8-316492、美国专利US5686330为代表。
欧洲专利EP701288的槽形栅静电感应器件的剖面图如图4所示。其源电极1(原文称导电块)是用压接方法压在源区3上的一块厚金属板，在压焊以前要经过表面化学机械抛光，进行严格的化学清洗，在高温高压下把衬底和金属板压接在一起。工艺十分复杂，所需设备要求相当精密，所以这种压接的方法只适合于一个大圆片硅衬底只做一只管子的那种高功率的静电感应器件，不适合一个大圆片硅衬底制作成百上千个那些中小功率的静电感应器件。
日本专利JP平8-316494和JP平8-316492的槽形栅静电感应器件的剖面图如图5所示。它的槽形栅区6的上面有栅金属层7，栅金属层7与硅衬底片4之间有绝缘层11隔开。在这种结构中，栅金属层7与源电极1是用电子束蒸发或磁控溅射方法在硅衬底片4上同时生长出来的同一层金属，并用光刻和等离子刻蚀(即RIE)的方法相互分离而形成的。由于光刻尺寸受线条分辨率和套刻间距的限制，使源电极1的金属层与栅金属层7之间的距离不可能做得太小，因而使两个相邻的槽5的间距也不可能做得很小。由于在静电感应器件中，槽栅的距离越小，其电流能力越大，开关速度越快，电流均匀性越好，因此该专利的电流能力、开关速度、电流均匀性受到限制，而且RIE金属层非常困难，所需设备昂贵，生产效率低下，维修费用很高，大大增加了生产成本。
美国专利US5686330的槽形栅静电感应器件的剖面图如图6所示。该专利使栅金属层和源金属层得以自动分离的自对准技术，是以挖陡直的深槽(10～16μm)为基础的，刻陡直的深槽不仅需要昂贵的设备、较长的工时，而且会产生很大的应力，使器件在高压下的漏电剧增，需要采用很多相关措施才能减少漏电。此外，该专利也是用压接的方法把电总线板2压在源电极1上引出到管腿上的，这种结构也不适合中小功率静电感应器件。
以上三种形式的槽形栅静电感应器件，其源区是直接往硅衬片上扩磷形成的，因为磷的表面浓度不会超过磷在硅中的固溶度，这就影响了载流子的发射效率，限制了器件的电流密度和正向导电能力。
鉴于上述，本发明的目的就是提供一种电流密度大、生产成本低的槽形栅静电感应器件。
本发明的目的是这样实现的：
一种槽形栅静电感应器件，包括下层为低阻层、上层为N-型高阻层的硅衬底片、源区及源电极金属层、栅区及栅电极、漏区及漏电极金属层，硅衬底片的上表面是N+型源区，硅衬底片的上表面上开有多于一条的槽，每条槽的底部是P+型栅区，硅衬底片的下层低阻层是漏区，漏区下面是漏电极金属层，其特征在于：
所述源区的上面连接掺磷多晶硅层，该掺磷多晶硅层与源电极金属层连接，
所述每条槽的底面和侧面覆盖绝缘层，侧面绝缘层的上面连接掺磷多晶硅层。
在本发明的实施措施中：
所述每条槽的底面绝缘层上连接掺磷多晶硅层。
在所述相邻两条槽之间的硅衬底片上层的上表面全部或中间部位为高磷浓度N+型源区。
所述硅衬底片下层低阻层漏区为P+型漏区或N+型漏区。
所述槽形栅区的槽底有一层金属硅化物，该金属硅化物层的上面覆盖绝缘层。
所述槽的深度为1-3微米，两条相邻槽的间距是1-5微米。
本发明的槽形栅静电感应器件可以提高电流密度、改善电流均匀性、降低工艺难度、减少生产成本。
以下结合发明实例对本发明作详细描述。
图1～3是本发明的结构示意图；
图4～6为已有技术的结构示意图。
本发明如图1所示：多晶硅直接淀积在源区上面，多晶硅隔着绝缘层淀积在槽形栅区上面，透过多晶硅向源区扩磷，源电极金属层通过多晶硅与源区连接。槽形栅上没有栅金属层，栅电极是从侧面引出去的(图中未示)。这样本发明的新结构是：在下层为低阻层42上层为N-型高阻层41的硅衬底片4的上表面有N+型源区3，硅衬底片4的上表面开有许多条槽5，在槽5的底部有P+型栅区6，硅衬底片4的下层低阻层42是漏区，在漏区42的下面有漏电极金属层8。其特征是：
1.源区3的上面与掺磷多晶硅层9连接，掺磷多晶硅层9与源电极金属层1连接；
2.每条槽5的底面和侧面覆盖绝缘层10，侧面绝缘层10的上面连接掺磷多晶硅层9，底面绝缘层10的上面全部或部分覆盖掺磷多晶硅层9。
由于磷在多晶硅中的浓度可高于磷在单晶中的固溶度，所以，在源区3上先淀积一层多晶硅9，然后透过多晶硅9往硅衬底片4上扩磷，就可以将源区3中磷的表面浓度提高一个数量级，从而显著提高静电感应器件的发射效率，增大静电感应器件的电流放大系数3～7倍，显著地增加可用的正向导通电流密度。
槽5的底面和侧面连接的绝缘层10用来防止槽形栅区6与源区3之间的电短路，绝缘层10一般由二氧化硅、磷硅玻璃、氮化硅或它们的复合物组成。用蚀刻的方法把源区3上面的绝缘层10去净，留下覆盖在槽5的底面和侧面的部分。淀积一层多晶硅9覆盖在绝缘层10的上面，并通过多晶硅9往源区3扩磷。
源电极1是用电子束蒸发或磁控溅射淀积上去的一层2-3um厚的铝层，可用常规的超声压焊的方法把金丝或铝丝从源电极铝层引到管腿上，因此适合于中小功率静电感应器件的生产。
在刻蚀绝缘层10时，由于过蚀会产生缺损，使槽形栅区6的某些点暴露在外面，槽5越浅，这个问题越严重。如果在绝缘层10上直接淀积源电极铝层1，那么，在合金过程中，源电极铝层1就会在暴露在外面的槽形栅区6的某些点穿刺入P+区，造成源区3与栅区6的PN结短路而使器件失效。如果在绝缘层10上淀积一层多晶硅9，通过扩磷，就会把槽形栅区6的某些点由P+型变成N+型。在掺磷多晶硅9上面淀积源电极铝层1，那么源电极铝层1只与掺磷多晶硅9连接，掺磷多晶硅9只与N+型硅连接，不会造成PN结短路。因此按本发明的结构，槽5可以刻得很浅，一般仅为1-3um。浅槽不仅容易刻蚀加工，而且也可避免在芯片内部产生很大的应力。
由于本发明的栅电极是从侧面引出的，槽形栅区6上没有栅电极金属层，所以不存在栅电极金属层与源电极金属层1的分离问题，这样，两个相邻的槽5的间距可以做得很近，通常为1-5μm，结果使得静电感应器件的电流能力和电流均匀性大大提高。
下面举几个实施例。
图1是实现本发明的较好的实施例。硅衬底片4的下层漏区42为厚度420μm电阻率0.01Ω·cm的N+型硅，上层41为厚度60μm电阻率60Ω·cm的N-型硅。在硅衬底片4的上表面开有许多平行的长条形槽5，槽5宽2-3μm，两个相邻槽5的间距为2-3μm，槽5深1-2μm。槽底通过硼的扩散形成P+型槽形栅区6，硼的表面浓度为1E19-5E20/cm3，结深1-3μm。硅衬底上层41的上表面覆盖着一层厚度为0.4-0.5μm的掺磷多晶硅9，掺磷多晶硅9与槽5的底部和侧面之间隔着一层由二氧化硅、磷硅玻璃、氮化硅或它们的复合物构成的绝缘层10，绝缘层10的厚度为0.3-1μm，在相邻两个槽5之间的硅衬底上层41的上表面全部为高磷浓度N+型源区3，磷的表面浓度高达1-3E21/cm3，N+层源区3的厚度小于1μm，源电极1是厚度为2-3μm的铝层，漏电极8是厚度为1-2μm的钛镍金三层金属。这种结构特别适合于制作双极型静电感应晶体管BSIT，由于槽5宽度小间距也小，使器件的栅的重复间距非常小，仅4-6μm，仅为常规结构的1/3-1/4，即器件的栅密度为常规结构3-4倍，这不仅使电流均匀、开关迅速，而且电流密度比常规结构大一倍，对耐压600伏的BIST，可使用电流密度高达300A/cm2。
图2是实现本发明的另一个较好的实施例。其特殊点在于，在槽形栅区6的槽底有一层金属硅化物11，金属硅化物11的上面覆盖着绝缘层10。由于金属硅化物11是用自对准方法经快速退火形成的，没有光刻工艺中套刻间距、分辨率问题，因此槽形栅区6的密度不受任何影响，由于金属硅化物11的电导率比P+型硅的电导率高2个数量级，在栅区6上并联金属硅化物11的结果使栅电阻减小2个数量级，降低了栅电阻的偏置效应，使正向导通电流在芯片内部更加均匀，同时栅电阻的减小还可以降低开关过程中电流从栅两头到中间的传输时间，有效地提高了器件的dI/dt能力。
图3是实现本发明的又一个较好的实施例。它与图1不同之处是，在相邻两个槽5之间，硅衬底上层41的上表面的中间部分是高磷浓度N+型源区3，这样使N+型源区3距离槽形栅区6更远一些，使源-栅间的反向耐压提高。这种结构适合于制作静电感应晶体管SIT，因为SIT在由导通转到断开的瞬间，对栅源PN结加较高的反压，可以较迅速地抽取漂移区内的过量载流子，以提高关断速度、降低关断功耗。
为了提高槽形栅静电感应器件的正向导通能力，本发明的结构中，硅衬底下层低阻层漏区42取P+型，这样在导通时，可以有大量空穴从漏区42往N-型高阻区41注入，产生电导调制，大大减小了导通压降，进一步提高了电流密度，这种结构适合于制造静电感应晶闸管SITH。
Claims (9)
1.一种槽形栅静电感应器件，包括下层为低阻层、上层为N-型高阻层的硅衬底片、源区及源电极金属层、栅区及栅电极、漏区及漏电极金属层，硅衬底片的上表面是N+型源区，硅衬底片的上表面上开有多于一条的槽，每条槽的底部是P+型栅区，硅衬底片的下层低阻层是漏区，漏区的下面是漏电极金属层，其特征在于：
所述源区的上面连接掺磷多晶硅层，该掺磷多晶硅层与源电极金属层连接，
所述每条槽的底面和侧面覆盖绝缘层，侧面绝缘层的上面连接掺磷多晶硅层。
2.如权利要求1所述的槽形栅静电感应器件，其特征在于：所述每条槽的底面绝缘层上连接掺磷多晶硅层。
3.如权利要求1所述的槽形栅静电感应器件，其特征在于：在所述相邻两条槽之间的硅衬底片上层的上表面全部为高磷浓度N+型源区。
4.如权利要求1所述的槽形栅静电感应器件，其特征在于：在所述相邻两条槽之间的硅衬底片上层的上表面的中间部位为高磷浓度N+型源区。
5.如权利要求1所述的槽形栅静电感应器件，其特征在于：所述硅衬底片下层低阻层漏区为P+型漏区。
6.如权利要求1所述的槽形栅静电感应器件，其特征在于：所述硅衬底片下层低阻层漏区为N+型漏区。
7.如权利要求1所述的槽形栅静电感应器件，其特征在于：在所述槽形栅区的槽底有一层金属硅化物，该金属硅化物层的上面覆盖绝缘层。
8.如权利要求1所述的槽形栅静电感应器件，其特征在于：所述槽的深度为1-3微米。
9.如权利要求1所述的槽形栅静电感应器件，其特征在于：所述两条相邻槽的间距是1-5微米。
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