CN105529937A - 一种整流器控制装置 - Google Patents

Abstract

本发明公开了一种整流器控制装置，装置包括：FPGA、第一DSP和第二DSP。FPGA分别与第一DSP、第二DSP相连，用于实现整流器控制装置中的信号采集及输出、数据处理、脉冲生成等功能。第一DSP分别与FPGA、第二DSP相连，用于实现整流器控制装置中的对外通讯功能。第二DSP分别与第一DSP、FPGA相连，用于实现算法运算功能。本发明在提高整流器控制器运算速度和精确度的同时，还能够解决程序远程下载的技术问题，为整流器的稳定运行和故障分析提供了有力的保障。

Description

一种整流器控制装置

技术领域

本发明涉及电力电子技术领域，尤其是涉及一种通用型整流器控制装置。

背景技术

随着工业技术的飞速发展，以高效节能、优质合理使用电能为特点的电力电子装置得到了前所未有的发展。其中整流器的发展也日新月异，按功率器件可划分三种：基于二极管的整流器、基于晶闸管的整流器，以及基于IGBT的PWM整流器。由于基于二极管的整流器是不控整流，二极管不需要控制，其保护多采用PLC控制器完成。而基于晶闸管的整流器为全控整流器，其控制器多以一片DSP芯片为核心，同时进行通讯、算法实现、各种模拟量和IO量的处理，以及触发脉冲的生成等工作，由于其算法计算量小，控制方法相对简单，因此能够满足控制的需要。基于IGBT的PWM整流器以其谐波污染小、功率因数高等优点，成为当前应用的发展趋势。基于IGBT的PWM整流器采用脉宽调制方式，其控制算法相对复杂，处理周期要求更快，因此以一片DSP芯片为核心的控制器不能满足要求。

在现有技术当中，与本发明较为相近的技术方案主要有以下几篇文献：

现有技术1：由郑魏平于2011年06月01日申请，并于2011年10月12日公开，公开号为CN102214923A的中国发明专利申请《基于双DSP和FPGA控制系统的有源滤波装置控制器》。该发明公开了一种基于双DSP和FPGA控制系统的有源滤波装置控制器，控制器包括：数据采集单元，用于采集系统电压、电流的数据信息进行处理，并负责把输入的模拟信号转变成DSP和FPGA系统可识别的数字信号并传递给中央输出处理单元。中央处理单元用于处理数据，其系统架构如附图1所示。然而现有技术1虽然是基于双DSP和FPGA的架构，可以实现有源滤波装置的控制功能，但其控制器中并没有非易失性的存储器，运行中的数据只能通过DSPA与人机界面的通讯功能进行保存，由于通讯速度有限，运行中的数据不能实时保存，尤其是故障前的数据无法保存。另外，该发明中的DSPA和DSPB之间只能通过FPGA内部的双口RAM形成通讯，加大了FPGA的运算量。

现有技术2：由国电南京自动化股份有限公司于2013年申请，并于2013年09月18日公开，公开号为CN103311932A的中国发明专利申请《一种基于链式SVG的双DSP控制系统》。该发明公开了一种基于链式SVG的双DSP控制系统，包括采用双DSP和FPGA，双DSP按照主从进行功能划分，从DSP读取电压和电流信息，执行核心算法，计算出调制波信息，并将其提供给FPGA。FPGA进行模拟量采样，产生PWM脉冲信号，将其编码后转换为光信号送至响应的功率模块，主DSP采集功率模块状态及外部开关状态，并对这些状态进行逻辑控制和指令发送，其系统架构如附图2所示。然而在现有技术2的控制架构中为两片DSP均配置了RAM，实际上只需配置一片RAM即可，可以在FPGA上配置一片RAM，其主DSP和从DSP均可以通过一定的时序与RAM进行访问。其开入开出量由主DSP负责采集，当数字开入开出量较多时，更宜于采用FPGA进行处理，运算速度更高。同时，该架构也未考虑主DSP和从DSP的通讯问题，也是通过FPGA进行交互访问。

现有技术3：由哈尔滨九洲电气股份有限公司于2010年04月01日申请，并于2011年10月12日公开，公开号为CN102215026A的中国发明专利申请《基于DSP和FPGA的高压变频器中性点偏移技术的控制装置》。该发明提供一种基于DSP与FPGA的高压变频器的控制装置，包括四个部分：DSP数字信号处理、FPGA编码控制及PWM生成、CPLD逻辑控制、单片机通讯，其系统架构如附图3所示。然而现有技术3的控制架构为FPGA+DSP+CPLD，DSP作为主控芯片，需要负责对外通讯和算法实现，同时还需要与FPGA和CPLD进行数据交互，工作量较大，计算速度较慢。

现有技术4：由上海发电设备成套设计研究院、上海科达机电控制有限公司于2008年12月30日申请，并于2009年06月17日公开，公开号为CN101459404A的中国发明专利申请《一种基于DSP与FPGA的历次系统智能功率柜调节板》。该发明提供了一种基于DSP与FPGA的励磁系统智能功率柜调节板，包括三相脉冲触发电路，三相脉冲触发电路连接FPGA芯片，FPGA芯片连接三相同步检测电路、DSP芯片、光电隔离数字量信号、光纤信号、DA转换模块、AD转换模块，上述连接皆为双向连接，其系统架构如附图4所示。然而现有技术4的系统控制架构为FPGA+DSP，与现有技术3类似，DSP作为主控芯片，FPGA负责了所有对外数据的转换，DSP需要负责对外通讯和算法实现，同时还需要与FPGA进行数据交互，工作量较大，计算速度不快。

发明内容

有鉴于此，本发明的目的在于提供一种整流器控制装置，在提高整流器控制器运算速度和精确度的同时，还能够解决程序远程下载的技术问题，为整流器的稳定运行和故障分析提供了有力的保障。

为了实现上述发明目的，本发明具体提供了一种整流器控制装置的技术实现方案，一种整流器控制装置，包括：FPGA、第一DSP和第二DSP；

所述FPGA分别与所述第一DSP、第二DSP相连，用于实现所述整流器控制装置中包括信号采集及输出、数据处理、脉冲生成在内的功能；

所述第一DSP分别与所述FPGA、第二DSP相连，用于实现所述整流器控制装置中的对外通讯功能；

所述第二DSP分别与所述第一DSP、FPGA相连，用于实现整流器控制装置中的算法运算功能。

优选的，所述整流器控制装置还包括通讯接口电路、实时时钟电路、SRAM、FLASH、光纤通讯电路、驱动脉冲及反馈信号采集电路、IO入出电路、模拟量输入电路和A/D转换电路；

所述第一DSP通过总线与所述FPGA相连，所述第一DSP还与所述通讯接口电路相连，完成所述第一DSP与所述整流器控制装置外的设备通讯，实现时间和事件的记录；

所述第二DSP通过总线与所述FPGA相连，所述第二DSP与所述第一DSP之间通过Mcbsp通讯方式连接，完成控制装置的分析计算和控制算法实现；

所述实时时钟电路与所述FPGA相连，为所述FPGA提供工作时钟；

所述SRAM、FLASH分别与所述FPGA相连，实现所述整流器控制装置运行时的故障记录；

所述光纤通讯电路与所述FPGA相连，实现所述FPGA与所述整流器控制装置外的设备进行光纤通讯；

所述驱动脉冲及反馈信号采集电路与所述FPGA相连，实现脉冲信号的生成，以及反馈信号的读取；

所述IO入出电路与所述FPGA相连，实现开关量信号的输入输出；

所述模拟量输入电路通过所述A/D转换电路与所述FPGA相连，实现模拟量信号的读取。

优选的，所述第一DSP的串行数据接收端口MDRA与所述第二DSP的串行数据发送端口MDXA连接，所述第一DSP的传输时钟端口MCLKXA与所述第二DSP的接收时钟端口MCLKRA连接,所述第一DSP的传输帧同步端口MFSXA与所述第二DSP的接收帧同步端口MFSRA连接。

优选的，所述整流器控制装置通过RS232通讯方式实现所述FPGA、第一DSP和第二DSP配置程序的下载。

优选的，所述第一DSP的配置电路包括电阻R3、电阻R4、电阻R5、电阻R6和插座X2。所述第一DSP的复用地址总线信号线S_A13、S_A14和S_A15分别通过电阻R4、电阻R5和电阻R6进行上拉，所述第一DSP的复用地址总线信号线S_A12与电阻R3、插座X2的4脚分别相连。当所述插座X2未连接外部的转换器时，复用地址总线信号线S_A15、S_A13、S_A14、S_A12的状态均为1111，所述第一DSP通过其内部的FLASH配置成从所述第一DSP跳转至所述FLASH启动。当所述插座X2连接外部的转换器后，同时短接所述插座X2的4脚和9脚以将复用地址总线信号线S_A12置为低电平，所述复用地址总线信号线S_A15、S_A13、S_A14、S_A12的状态为1110，由所述第一DSP内部的FLASH配置成由SCI方式启动，以实现所述第一DSP配置程序的下载。

优选的，所述第二DSP的配置电路包括正向缓冲器U1、反向缓冲器U2、正向缓冲器U3和正向缓冲器U4。所述第一DSP的SPISIMOA引脚通过所述正向缓冲器U1与所述FPGA的TDI引脚相连，所述第一DSP的SPISOMIA引脚通过所述反向缓冲器U2与所述FPGA的TDO引脚相连，所述第一DSP的SPICLKA引脚通过所述正向缓冲器U3与所述FPGA的TCK引脚相连，所述第一DSP的SPISTEA引脚通过所述正向缓冲器U4与所述FPGA的TMS引脚相连。所述第一DSP的GPIO引脚分别控制所述正向缓冲器U1、反向缓冲器U2、正向缓冲器U3和正向缓冲器U4的使能端。所述第一DSP通过SPI接口模拟所述FPGA的JTAG时序，从而完成所述FPGA配置程序的下载。

优选的，所述第二DSP的地址总线C_A[18..0]与所述FPGA相连，当所述FPGA的配置程序下载后，控制第二DSP的复用地址总线信号线C_A15、C_A14、C_A13、C_A12的状态为1010，选择第二DSP为Mcbsp引导，此时能通过所述第一DSP与所述第二DSP之间的Mcbsp端口实现所述第二DSP配置程序的烧写。

通过实施上述本发明提供的整流器控制装置，具有如下技术效果：

（1）本发明中各芯片的分工明确，一片DSP负责通讯，一片DSP负责算法实现，FPGA负责外围电路数据的处理，从而有效地保证了运算的快速性和可靠性；

（2）本发明外部数据处理速度快，由FPGA负责处理除通讯外的所有外围电路的数据，包括：A/D数据的采集、IO量的输入输出以及PWM脉冲的生成、反馈信号的处理，同时还有RTC电路、SRAM电路、FLASH、高速光纤通讯数据的处理，由于FPGA芯片是并行处理方式，可以同时处理各电路的数据，处理速度不会因为外围设备的多少而降低，而DSP芯片是串行处理方式，只能按顺序处理外围电路的数据，外围处理的数据越多，采样周期越长，处理越慢；

（3）本发明增加了双DSP之间的数据交互方式，既可以通过FPGA实现，也可以通过两片DSP之间的Mcbsp方式进行访问，灵活的处理方式也缓解了FPGA的数据交互量；

（4）本发明使用RS232通讯方式可实现FPGA和DSP配置程序的下载，能够增加程序下载的便捷性，避免了使用多个下载工具，减少了多个不同程序下载的复杂度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。

图1是现有技术1基于双DSP和FPGA控制系统的有源滤波装置控制器的系统结构框图；

图2是现有技术2基于链式SVG的双DSP控制系统的系统结构框图；

图3是现有技术3基于DSP和FPGA的高压变频器中性点偏移技术的控制装置的系统结构框图；

图4是现有技术4基于DSP与FPGA的历次系统智能功率柜调节板的系统结构框图；

图5是本发明整流器控制装置一种具体实施方式的系统结构框图；

图6是本发明整流器控制装置一种具体实施方式第一DSP和第二DSP间的电气连接示意图；

图7是本发明整流器控制装置一种具体实施方式第一DSP程序下载电路的电气连接示意图；

图8是本发明整流器控制装置一种具体实施方式FPGA程序下载电路的电气连接示意图；

图9是本发明整流器控制装置一种具体实施方式第二DSP程序下载电路的电气连接示意图；

图中：1-FPGA，2-第一DSP，3-第二DSP，4-通讯接口电路，5-实时时钟电路，6-SRAM，7-FLASH，8-光纤通讯电路，9-驱动脉冲及反馈信号采集电路，10-IO入出电路，11-模拟量输入电路，12-A/D转换电路。

具体实施方式

为了引用和清楚起见，将下文中使用的技术名词、简写或缩写记载如下：

DSP：DigitalSignalProcessor，数字信号处理器的简称；

FPGA：FieldProgrammableGateArray，现场可编程逻辑门阵列的简称；

SCI：SerialCommunicationInterface，串行通信接口的简称；

SPI：SerialPeripheralInterface，串行外设接口的简称；

Mcbsp：MultichannelBufferedSerialPort，多通道缓冲串行端口的简称；

SRAM：StaticRAM，静态随机存储器的简称；

RTC：Real-TimeClock，实时时钟的简称；

FLASH：FlashEEPROMMemory，快速存储器的简称；

JTAG：JointTestActionGroup，联合测试行为组织的简称；

PWM：PulseWidthModulation，脉冲宽度调制的简称。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如附图5至9所示，给出了本发明整流器控制装置的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。

如附图5所示，本发明具体实施例描述的整流器控制装置主要包括两片DSP（数字信号处理器）芯片、一片FPGA（现场可编程门阵列）芯片，及其外围扩展。一种整流器控制装置的具体实施例，包括：FPGA1、第一DSP2和第二DSP3。FPGA1分别与第一DSP2、第二DSP3相连，用于实现整流器控制装置中的信号采集及输出、数据处理、脉冲生成等功能。第一DSP2分别与FPGA1、第二DSP3相连，用于实现整流器控制装置中的对外通讯功能。另外，第一DSP2还可以进一步实现整流器控制装置中的部分算法运算功能。第二DSP3分别与第一DSP2、FPGA1相连，用于实现整流器控制装置中的算法运算功能。本发明具体实施例描述的整流器控制装置采用基于双DSP和FPGA的系统架构，将需要实现的通讯、采集、计算等功能分解，由单个芯片完成，一片DSP芯片专门负责通讯、另一片DSP芯片专门进行算法计算，FPGA芯片则负责生成PWM脉冲和数据采集处理，各司其职，能够有效提高运算速度和精度。同时，如下所述，通过配置大容量FLASH、SRAM还可以实现运行数据记录功能。

作为本发明一种典型的具体实施例，整流器控制装置还进一步包括通讯接口电路4、实时时钟电路5、SRAM6、FLASH7、光纤通讯电路8、驱动脉冲及反馈信号采集电路9、IO入出电路10、模拟量输入电路11和A/D转换电路12；

第一DSP2通过总线Bus1与FPGA1相连，第一DSP2还与通讯接口电路4相连，完成第一DSP2与整流器控制装置外的设备通讯，实现时间和事件的记录；作为本发明一种典型的具体实施例，通讯接口电路4进一步包括RS485总线通讯接口、RS422总线通讯接口，以及CAN总线通讯接口；

第二DSP3通过总线Bus2与FPGA1相连，第二DSP3与第一DSP2之间通过Mcbsp通讯方式连接，完成控制装置的分析计算和控制算法实现；

实时时钟电路5与所述FPGA1相连，为FPGA1提供工作时钟；

SRAM6、FLASH7分别与FPGA1相连，实现整流器控制装置运行时的故障记录；

光纤通讯电路8与FPGA1相连，实现FPGA1与整流器控制装置外的设备进行光纤通讯；

驱动脉冲及反馈信号采集电路9与FPGA1相连，实现脉冲信号的生成，以及反馈信号的读取；

IO入出电路10与FPGA1相连，实现开关量信号的输入输出；

模拟量输入电路11通过A/D转换电路12与所述FPGA1相连，实现模拟量信号的读取。

本发明上述具体实施例描述的整流器控制装置主要用于实现整流器的元件触发、状态监测、各种模拟量信号和数字量信号的采集及输出、通讯等常规功能，在提高了控制装置的运算速度和精确度的同时，还可以解决程序远程下载的技术问题，为整流器的稳定运行和故障分析提供了有力的保障。

作为本发明一种较佳的具体实施例，如附图6所示，第一DSP2的串行数据接收端口MDRA与第二DSP3的串行数据发送端口MDXA连接，第一DSP2的传输时钟端口MCLKXA与第二DSP3的接收时钟端口MCLKRA连接，第一DSP2的传输帧同步端口MFSXA与第二DSP3的接收帧同步端口MFSRA连接。Mcbsp通讯采用全双工通讯，允许传输连续数据流，能够减少两片DSP芯片通过FPGA芯片的交互数据量。

本发明具体实施例描述的整流器控制装置还可以通过RS232通讯电路实现DSP芯片和FPGA芯片配置程序的下载。

作为本发明一种较佳的具体实施例，如附图7所示，第一DSP2的配置电路进一步包括电阻R3、电阻R4、电阻R5、电阻R6和插座X2。第一DSP2的复用地址总线信号线S_A13、S_A14和S_A15分别通过电阻R4、电阻R5和电阻R6进行上拉，第一DSP2的复用地址总线信号线S_A12与电阻R3、插座X2的4脚分别相连。当插座X2未连接外部的转换器时，复用地址总线信号线S_A15、S_A13、S_A14、S_A12的状态均为1111，第一DSP2通过其内部的FLASH配置成从第一DSP2跳转至FLASH7启动。当插座X2连接外部的转换器后，同时短接插座X2的4脚和9脚以将复用地址总线信号线S_A12置为低电平，复用地址总线信号线S_A15、S_A13、S_A14、S_A12的状态为1110，由第一DSP2内部的FLASH配置成由SCI方式启动，以实现第一DSP2配置程序的下载。

作为本发明一种较佳的具体实施例，如附图8所示，第二DSP3的配置电路进一步包括正向缓冲器U1、反向缓冲器U2、正向缓冲器U3和正向缓冲器U4。第一DSP2的SPISIMOA引脚通过正向缓冲器U1与FPGA1的TDI引脚相连。第一DSP2的SPISOMIA引脚通过反向缓冲器U2与FPGA1的TDO引脚相连。第一DSP2的SPICLKA引脚通过正向缓冲器U3与FPGA1的TCK引脚相连。第一DSP2的SPISTEA引脚通过正向缓冲器U4与FPGA1的TMS引脚相连。第一DSP2的GPIO引脚分别控制正向缓冲器U1、反向缓冲器U2、正向缓冲器U3和正向缓冲器U4的使能端，在本发明具体实施例中采用GPIO1引脚实现。第一DSP2通过SPI接口模拟FPGA1的JTAG时序，从而完成FPGA1配置程序的下载。

作为本发明一种较佳的具体实施例，如附图9所示，第二DSP3的地址总线C_A[18..0]与FPGA1相连，当FPGA1的配置程序下载后，控制第二DSP3的复用地址总线信号线C_A15、C_A14、C_A13、C_A12的状态为1010，选择第二DSP3为Mcbsp引导方式，此时能通过第一DSP2与第二DSP3之间的Mcbsp端口实现第二DSP3配置程序的烧写。

通过实施本发明具体实施例描述的整流器控制装置，能够达到以下技术效果：

（1）本发明具体实施例描述的整流器控制装置中各芯片的分工明确，一片DSP负责通讯，一片DSP负责算法实现，FPGA负责外围电路数据的处理，从而有效地保证了运算的快速性和可靠性；

（2）本发明具体实施例描述的整流器控制装置中外部数据处理速度快，由FPGA负责处理除通讯外的所有外围电路的数据，包括：A/D数据的采集、IO量的输入输出以及PWM脉冲的生成、反馈信号的处理，同时还有RTC电路、SRAM电路、FLASH、高速光纤通讯数据的处理，由于FPGA芯片是并行处理方式，可以同时处理各电路的数据，处理速度不会因为外围设备的多少而降低，而DSP芯片是串行处理方式，只能按顺序处理外围电路的数据，外围处理的数据越多，采样周期越长，处理越慢；

（3）本发明具体实施例描述的整流器控制装置中增加了双DSP之间的数据交互方式，既可以通过FPGA实现，也可以通过两片DSP之间的Mcbsp方式进行访问，灵活的处理方式也缓解了FPGA的数据交互量；

（4）本发明具体实施例描述的整流器控制装置中使用RS232通讯方式可实现FPGA和DSP配置程序的下载，能够增加程序下载的便捷性，避免了使用多个下载工具，减少了多个不同程序下载的复杂度。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭示如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明的精神实质和技术方案的情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (7)

1.一种整流器控制装置，其特征在于，包括：FPGA（1）、第一DSP（2）和第二DSP（3）；

所述FPGA（1）分别与所述第一DSP（2）、第二DSP（3）相连，用于实现所述整流器控制装置中包括信号采集及输出、数据处理、脉冲生成在内的功能；

所述第一DSP（2）分别与所述FPGA（1）、第二DSP（3）相连，用于实现所述整流器控制装置中的对外通讯功能；

所述第二DSP（3）分别与所述第一DSP（2）、FPGA（1）相连，用于实现整流器控制装置中的算法运算功能。

2.根据权利要求1所述的整流器控制装置，其特征在于：所述整流器控制装置还包括通讯接口电路（4）、实时时钟电路（5）、SRAM（6）、FLASH（7）、光纤通讯电路（8）、驱动脉冲及反馈信号采集电路（9）、IO入出电路（10）、模拟量输入电路（11）和A/D转换电路（12）；

所述第一DSP（2）通过总线与所述FPGA（1）相连，所述第一DSP（2）还与所述通讯接口电路（4）相连，完成所述第一DSP（2）与所述整流器控制装置外的设备通讯，实现时间和事件的记录；

所述第二DSP（3）通过总线与所述FPGA（1）相连，所述第二DSP（3）与所述第一DSP（2）之间通过Mcbsp通讯方式连接，完成控制装置的分析计算和控制算法实现；

所述实时时钟电路（5）与所述FPGA（1）相连，为所述FPGA（1）提供工作时钟；

所述SRAM（6）、FLASH（7）分别与所述FPGA（1）相连，实现所述整流器控制装置运行时的故障记录；

所述光纤通讯电路（8）与所述FPGA（1）相连，实现所述FPGA（1）与所述整流器控制装置外的设备进行光纤通讯；

所述驱动脉冲及反馈信号采集电路（9）与所述FPGA（1）相连，实现脉冲信号的生成，以及反馈信号的读取；

所述IO入出电路（10）与所述FPGA（1）相连，实现开关量信号的输入输出；

所述模拟量输入电路（11）通过所述A/D转换电路（12）与所述FPGA（1）相连，实现模拟量信号的读取。

3.根据权利要求1或2所述的整流器控制装置，其特征在于：所述第一DSP（2）的串行数据接收端口MDRA与所述第二DSP（3）的串行数据发送端口MDXA连接，所述第一DSP（2）的传输时钟端口MCLKXA与所述第二DSP（3）的接收时钟端口MCLKRA连接,所述第一DSP（2）的传输帧同步端口MFSXA与所述第二DSP（3）的接收帧同步端口MFSRA连接。

4.根据权利要求3所述的整流器控制装置，其特征在于：所述整流器控制装置通过RS232通讯方式实现所述FPGA（1）、第一DSP（2）和第二DSP（3）配置程序的下载。

5.根据权利要求1、2、4中任一权利要求所述的整流器控制装置，其特征在于：所述第一DSP（2）的配置电路包括电阻R3、电阻R4、电阻R5、电阻R6和插座X2；所述第一DSP（2）的复用地址总线信号线S_A13、S_A14和S_A15分别通过电阻R4、电阻R5和电阻R6进行上拉，所述第一DSP（2）的复用地址总线信号线S_A12与电阻R3、插座X2的4脚分别相连；当所述插座X2未连接外部的转换器时，复用地址总线信号线S_A15、S_A13、S_A14、S_A12的状态均为1111，所述第一DSP（2）通过其内部的FLASH配置成从所述第一DSP（2）跳转至所述FLASH（7）启动；当所述插座X2连接外部的转换器后，同时短接所述插座X2的4脚和9脚以将复用地址总线信号线S_A12置为低电平，所述复用地址总线信号线S_A15、S_A13、S_A14、S_A12的状态为1110，由所述第一DSP（2）内部的FLASH配置成由SCI方式启动，以实现所述第一DSP（2）配置程序的下载。

6.根据权利要求5所述的整流器控制装置，其特征在于：所述第二DSP（3）的配置电路包括正向缓冲器U1、反向缓冲器U2、正向缓冲器U3和正向缓冲器U4；所述第一DSP（2）的SPISIMOA引脚通过所述正向缓冲器U1与所述FPGA（1）的TDI引脚相连，所述第一DSP（2）的SPISOMIA引脚通过所述反向缓冲器U2与所述FPGA（1）的TDO引脚相连，所述第一DSP（2）的SPICLKA引脚通过所述正向缓冲器U3与所述FPGA（1）的TCK引脚相连，所述第一DSP（2）的SPISTEA引脚通过所述正向缓冲器U4与所述FPGA（1）的TMS引脚相连，所述第一DSP（2）的GPIO引脚分别控制所述正向缓冲器U1、反向缓冲器U2、正向缓冲器U3和正向缓冲器U4的使能端，所述第一DSP（2）通过SPI接口模拟所述FPGA（1）的JTAG时序，从而完成所述FPGA（1）配置程序的下载。

7.根据权利要求1、2、4、6中任一权利要求所述的整流器控制装置，其特征在于：所述第二DSP（3）的地址总线C_A[18..0]与所述FPGA（1）相连，当所述FPGA（1）的配置程序下载后，控制第二DSP（3）的复用地址总线信号线C_A15、C_A14、C_A13、C_A12的状态为1010，选择第二DSP（3）为Mcbsp引导，此时能通过所述第一DSP（2）与所述第二DSP（3）之间的Mcbsp端口实现所述第二DSP（3）配置程序的烧写。