CN105515550A - 一种具有高稳定度的超低功耗时钟电路 - Google Patents
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Abstract
本发明公开了一种具有高稳定度的超低功耗时钟电路，包括时钟振荡电路和供电电路，所述供电电路为时钟振荡电路供电，所述供电电路包括N型第一晶体管和第二晶体管、P型第三晶体管和第一电容，所述N型第一晶体管和P型第三晶体管串联后接在电源V_DD与地之间，所述N型第一晶体管的偏置电压加载端接时钟振荡电路的电源输入端，所述P型第三晶体管的偏置电压加载端接基准电压，所述N型第二晶体管接在电源V_DD与N型第一晶体管的偏置电压加载端之间，构成负反馈电路。本发明对电源、工艺角和温度变化不敏感，时钟频率稳定，电路功耗低，结构简单，成本低。
Description
技术领域
本发明属于时钟电路领域，具体地涉及一种时钟频率高度稳定的超低功耗时钟电路。
背景技术
时钟电路就是产生像时钟一样准确的振荡电路。时钟电路应用十分广泛，如电脑的时钟电路、电子表的时钟电路以及MP3、MP4的时钟电路。数字系统中，时钟源的质量好坏直接决定了该系统性能的稳定与否。而时钟源的质量好坏主要取决于当电源电压、温度和工艺角等环境因素变化时，时钟频率是否稳定。
利用石英晶体振荡器来得到的时钟源信号，如公开专利：CN201607626U，由于石英晶振拥有优越的电压和温度特性，能够稳定地工作，所以时钟源信号的质量好，但是其成本高，功耗大，且难以集成到芯片内部，阻碍了芯片的高度集成化。而现在的集成电路设计趋向于高集成度、芯片面积小、功耗低等特点，因此，要求设计者使用结构更加简单的电路来获得时钟信号，利用开关管和电容组成时钟电路，对于降低系统的成本和功耗，提高系统的集成度将很有帮助，但其对电源电压、温度和工艺变化较敏感，时钟频率不稳定，无法获得广泛应用，而为了获得稳定的时钟频率，现有的做法是增加各种辅助电路，如公开专利：CN101443666B，其根据集成电路上的温度传感器检测的温度，通过调节控制字实现开环温度补偿，通过针对工艺和温度来调节控制字可以实现更高的时钟精度。虽然得到频率稳定，精度高的时钟信号，但其结构复杂，元器件多，使得成本和功耗高。
发明内容
本发明的目的在于为解决上述问题而提供一种对电源、工艺角和温度变化不敏感，结构简单，成本低的具有高稳定度的超低功耗时钟电路。
为此，本发明公开了一种具有高稳定度的超低功耗时钟电路，包括时钟振荡电路和供电电路，所述供电电路为时钟振荡电路供电，所述供电电路包括N型第一晶体管和第二晶体管、P型第三晶体管和第一电容，所述N型第一晶体管和P型第三晶体管串联后接在电源V_DD与地之间，所述N型第一晶体管的偏置电压加载端接时钟振荡电路的电源输入端，所述P型第三晶体管的偏置电压加载端接基准电压，所述电源V_DD与N型第一晶体之间接入第三基准电流，所述第一电容与N型第一晶体管和P型第三晶体管并联，所述N型第二晶体管接在电源V_DD与N型第一晶体管的偏置电压加载端之间，构成负反馈电路，所述N型第二晶体管的偏置电压加载端接在第三基准电流和N型第一晶体管之间的节点。
进一步的，所述N型第一晶体管为N型MOS管或NPN三极管。
进一步的，所述N型第二晶体管为N型MOS管或NPN三极管。
进一步的，所述P型第三晶体管为P型MOS管或PNP三极管。
进一步的，所述时钟振荡电路包括充放电电路和与充放电电路连接的迟滞电路，所述充放电电路包括第一基准电流IBIAS1、第二基准电流IBIAS2、第二电容、第四N型MOS管和第五P型MOS管，所述第一基准电流IBIAS1、第五P型MOS管、第四N型MOS管和第二基准电流IBIAS2依次串联后接在N型第一晶体管的偏置电压加载端与地之间，所述第二电容的上极板接在第四N型MOS管和第五P型MOS管之间的节点上，所述第二电容的下极板接地，所述第四N型MOS管和第五P型MOS管的栅极接时钟信号输出端。
进一步的，所述时钟振荡电路包括充放电电路和与充放电电路连接的迟滞电路，所述充放电电路包括第一基准电流IBIAS1、电阻R1、第二电容、第四N型MOS管和第五P型MOS管，所述第一基准电流IBIAS1、第五P型MOS管、第四N型MOS管和电阻R1依次串联后接在N型第一晶体管的偏置电压加载端与地之间，所述第二电容的上极板接在第四N型MOS管和第五P型MOS管之间的节点上，所述第二电容的下极板接地，所述第四N型MOS管和第五P型MOS管的栅极接时钟信号输出端。
本发明的有益技术效果：
本发明充分利用半导体器件的特性进行设计，使得电源电压从1.2V到3V，同时温度从-40℃变化到120℃，功率低于几个μw下均能保证时钟频率稳定输出，频率变化小于12％，即对电源、工艺角和温度变化不敏感，电路结构简单，无需外部器件，功耗和成本低，应用方便，且覆盖的频率范围广，从几KHz到20M左右均适用，适用范围广。
附图说明
图1为本发明实施例一的电路原理图；
图2为本发明实施例一的供电电压随电源电压的变化图；
图3为本发明实施例一的供电电压随温度变化图；
图4为本发明实施例二的电路原理图；
图5为本发明实施例三的电路原理图；
图6为本发明实施例四的电路原理图。
具体实施方式
现结合附图和具体实施方式对本发明进一步说明。
实施例一：
如图1所示，一种具有高稳定度的超低功耗时钟电路，包括时钟振荡电路和供电电路，所述供电电路为时钟振荡电路提供电源V_sup，所述供电电路包括N型第一晶体管和第二晶体管、P型第三晶体管和电容C1(第一电容)，本实施例中，N型第一晶体管和N型第二晶体管为N型MOS管MN1和MN7，P型第三晶体管为P型MOS管MP1，所述N型MOS管MN1和P型MOS管MP1的源极相连接，N型MOS管MN1的漏极接电源V_DD,P型MOS管MP1的漏极接地，所述N型MOS管MN1的栅极(偏置电压加载端)接时钟振荡电路的电源输入端V_sup，为时钟振荡电路提供电源V_sup，P型MOS管MP1的栅极(偏置电压加载端)接基准电压V_BIAS，通过调整基准电压V_BIAS可以得到不同大小的电源V_sup，所述电源V_DD与N型MOS管MN1的漏极之间接入第三基准电流IBIAS3，所述电容C1与N型MOS管MN1和P型MOS管MP1并联，作用是使电路稳定，所述N型MOS管MN7的漏极接电源V_DD，N型MOS管MN7的源极接N型MOS管MN1的栅极，N型MOS管MN7的栅极(偏置电压加载端)接N型MOS管MN1的漏极，构成负反馈电路，使得电源V_DD变化时，电源V_sup基本保持不变。
所述时钟振荡电路包括充放电电路和与充放电电路连接的迟滞电路，其包括第一基准电流IBIAS1、第二基准电流IBIAS2、电容C2(第二电容)、N型MOS管MN2-MN6和P型MOS管MP2-MP6，所述第一基准电流IBIAS1、P型MOS管MP2(第五P型MOS管)、N型MOS管MN2(第四N型MOS管)和第二基准电流IBIAS2依次串联后接在N型MOS管MN1的栅极与地之间，所述电容C2的上极板接在P型MOS管MP2和N型MOS管MN2之间的节点V_1上，所述电容C2的下极板接地，所述N型MOS管MN2和P型MOS管MP2的栅极(控制端)接时钟信号输出端clock，构成充放电电路，P型MOS管MP3、MP4和N型MOS管MN3、MN4依次串联后接在电源V_sup与地之间，P型MOS管MP3、MP4和N型MOS管MN3、MN4的栅极接电容C2的上极板，P型MOS管MP5的源极接电源V_sup，P型MOS管MP5的漏极接P型MOS管MP3的漏极，P型MOS管MP5的栅极接时钟信号输出端clock，N型MOS管MN5的源极接地，N型MOS管MN5的漏极接N型MOS管MN4的漏极，N型MOS管MN5的栅极接时钟信号输出端clock，N型MOS管MN6和P型MOS管MN6的漏极相连接，P型MOS管MP6的源极接电源V_sup，N型MOS管MN6的源极接地，N型MOS管MN6和P型MOS管MP6的栅极接在P型MOS管MP4和N型MOS管MN3的漏极之间的节点V_2上，N型MOS管MN6和P型MOS管MP6的漏极之间的节点为时钟信号输出端clock构成迟滞电路。
工作原理简述：
当V_1为低电平时，V_2为高电平，时钟信号输出端clock为低电平，此时P型MOS管MP2打开，N型MOS管MN2关断，第一基准电流IBIAS1对电容C2充电。而由于时钟信号输出端clock为低电压，P型MOS管MP5打开并将P型MOS管MP3源极和漏极短路，N型MOS管MN5关断，此时P型MOS管MP4、P型MOS管MP5、N型MOS管MN3和N型MOS管MN4的管子大小决定了此时钟振荡电路的正向阈值电压V+。当V_1为高电平时，V_2为低电平，时钟信号输出端clock为高电平，此时P型MOS管MP2关断,N型MOS管MN2打开，第二基准电流IBIAS2对电容C2放电。而由于时钟信号输出端clock电压为高电平，N型MOS管MN5打开并将N型MOS管MN4源极和漏极短路，P型MOS管MP5关断，此时P型MOS管MP3、P型MOS管MP4、N型MOS管MN3和N型MOS管MN5的管子大小决定了此时钟振荡电路的反向阈值电压V-。此电路的迟滞电压为VTH＝V+-V-，实际工作时电路就是在不停的对电容充放电，从而产生时钟信号。实际工作时由于电路本身的延迟VTH会随着时钟振荡电路的电源V_sup的电压变化而变化。同时第一基准电流IBIAS1和第二基准电流IBIAS2的比例决定了时钟信号的占空比。
N型MOS管MN1和MN2构成负反馈电路，使得电源V_DD的电压变化时仍能保证电源V_sup基本不变(如图2所示，当电源V_DD电压从1.2V变化到3V，电源V_sup才变化约0.26mV)。从而保证电路的迟滞电压VTH也不会改变，使得时钟的频率不会跟随电源V_DD电压的变化而变化。
N型MOS管MN1和P型MOS管MP1串联，当温度变化或者工艺偏差时可以跟随着时钟振荡电路按照相同趋势变化，例如温度升高时，电源V_sup的电压下降，如图3所示(图3示出了温度从-40℃至120℃，电源V_sup的变化情况)，为时钟振荡电路提供合适的VTH，因而具有温度补偿和工艺偏差补偿的作用，使得频率趋于稳定，从而得到精确的时钟信号。
本实施例中，供电电路和时钟振荡电路的相同型号的开关管最好选用相同批次的，这样可以避免不同批次工艺偏差带来的差异性，使得变化趋势更一致，时钟频率更稳定。
实施例二：
如图4所示，本实施例与实施例一的区别在于：将实施例一的第二基准电流IBIAS2替换成电阻R1，电阻R1的功能与第二基准电流IBIAS2相同，通过调节电阻R1的大小可以调整时钟信号的占空比。工作原理可以参考实施例一。
实施例三：
如图5所示，本实施例与实施例一的区别在于：本实施例中，所述第一晶体管为NPN三极管NPN1，第三晶体管为PNP三极管PNP1，所述NPN三极管NPN1和PNP三极管PNP1的发射极相连接，NPN三极管NPN1的集电极接电源V_DD,PNP三极管PNP1的集电极接地，所述NPN三极管NPN1的基极(偏置电压加载端)接时钟振荡电路的电源输入端V_sup，为时钟振荡电路提供电源V_sup，NPN三极管PNP1的基极(偏置电压加载端)接基准电压V_BIAS，通过调整基准电压V_BIAS可以得到不同大小的电源V_sup，所述电源V_DD与NPN三极管NPN1的集电极之间接入第三基准电流IBIAS3，所述电容C1与NPN三极管NPN1和PNP三极管PNP1并联，使电路稳定，所述N型MOS管MN7的漏极在电源V_DD，N型MOS管MN7的源极接NPN三极管NPN1的基极，N型MOS管MN7的栅极(偏置电压加载端)接NPN三极管NPN1的集电极，构成负反馈电路，使得电源V_DD变化时，电源V_sup基本保持不变。其工作原理可以参考实施例一。
实施例四：
如图6所示，本实施例与实施例三的区别在于：所述第二晶体管为NPN三极管NPN2。所述NPN三极管NPN1和三极管PNP1的发射极相连接，NPN三极管NPN1的集电极接电源V_DD,PNP三极管PNP1的集电极接地，所述NPN三极管NPN1的基极(偏置电压加载端)接时钟振荡电路的电源输入端V_sup，为时钟振荡电路提供电源V_sup，PNP三极管PNP1的基极(偏置电压加载端)接基准电压V_BIAS，通过调整基准电压V_BIAS可以得到不同大小的电源V_sup，所述电源V_DD与NPN三极管NPN1的集电极之间接入第三基准电流IBIAS3，所述电容C1与NPN三极管NPN1和PNP三极管PNP1并联，电容C1的作用是使电路稳定，所述NPN三极管NPN2的集电极在电源V_DD，NPN三极管NPN2的发射极接NPN三极管NPN1的基极，NPN三极管NPN2的基极(偏置电压加载端)接NPN三极管NPN1的集电极，构成负反馈电路，使得电源V_DD变化时，电源V_sup基本保持不变。其工作原理可以参考实施例一。
当然，在其它实施例中，供电电路的第一、二、三晶体管可以分别为N型MOS管、NPN三极管、P型MOS管或N型MOS管、NPN三极管、PNP三极管或NPN三极管、NPN三极管、P型MOS管或N型MOS管、N型MOS管、PNP三极管或NPN三极管、N型MOS管、P型MOS管等，其连接方式可以参照上述实施例，此不再细说。
当然，在其它实施例中，也可以将实施例三和实施例四的供电电路分别与实施例二的时钟振荡电路结合，得到新的时钟电路，或将上述其它实施例中的供电电路分别与实施例一或实施例二的时钟振荡电路结合组成新的时钟电路。
综上所述，本发明采用关开管和电容来组成对电源、工艺角和温度变化不敏感的时钟电路，充分利用半导体器件的特性进行设计，使得电源电压从1.2V到3V，同时温度从-40℃变化到120℃，功率低于几个μw下均能保证时钟频率稳定输出，频率变化小于12％，电路结构简单，无需外部器件，功耗和成本低，应用方便，且覆盖的频率范围广，从几KHz到20M左右均适用，适用范围广。
尽管结合优选实施方案具体展示和介绍了本发明，但所属领域的技术人员应该明白，在不脱离所附权利要求书所限定的本发明的精神和范围内，在形式上和细节上可以对本发明做出各种变化，均为本发明的保护范围。
Claims (6)
1.一种具有高稳定度的超低功耗时钟电路，包括时钟振荡电路和供电电路，所述供电电路为时钟振荡电路供电，其特征在于：所述供电电路包括N型第一晶体管和第二晶体管、P型第三晶体管和第一电容，所述N型第一晶体管和P型第三晶体管串联后接在电源V_DD与地之间，所述N型第一晶体管的偏置电压加载端接时钟振荡电路的电源输入端，所述P型第三晶体管的偏置电压加载端接基准电压，所述电源V_DD与N型第一晶体之间接入第三基准电流，所述第一电容与N型第一晶体管和P型第三晶体管并联，所述N型第二晶体管接在电源V_DD与N型第一晶体管的偏置电压加载端之间，构成负反馈电路，所述N型第二晶体管的偏置电压加载端接在第三基准电流和N型第一晶体管之间的节点。
2.根据权利要求1所述的具有高稳定度的超低功耗时钟电路，其特征在于：所述N型第一晶体管为N型MOS管或NPN三极管。
3.根据权利要求1所述的具有高稳定度的超低功耗时钟电路，其特征在于：所述N型第二晶体管为N型MOS管或NPN三极管。
4.根据权利要求1所述的具有高稳定度的超低功耗时钟电路，其特征在于：所述P型第三晶体管为P型MOS管或PNP三极管。
5.根据权利要求1-4任一项所述的具有高稳定度的超低功耗时钟电路，其特征在于：所述时钟振荡电路包括充放电电路和与充放电电路连接的迟滞电路，所述充放电电路包括第一基准电流IBIAS1、第二基准电流IBIAS2、第二电容、第四N型MOS管和第五P型MOS管，所述第一基准电流IBIAS1、第五P型MOS管、第四N型MOS管和第二基准电流IBIAS2依次串联后接在N型第一晶体管的偏置电压加载端与地之间，所述第二电容的上极板接在第四N型MOS管和第五P型MOS管之间的节点上，所述第二电容的下极板接地，所述第四N型MOS管和第五P型MOS管的栅极接时钟信号输出端。
6.根据权利要求1-4任一项所述的具有高稳定度的超低功耗时钟电路，其特征在于：所述时钟振荡电路包括充放电电路和与充放电电路连接的迟滞电路，所述充放电电路包括第一基准电流IBIAS1、电阻R1、第二电容、第四N型MOS管和第五P型MOS管，所述第一基准电流IBIAS1、第五P型MOS管、第四N型MOS管和电阻R1依次串联后接在N型第一晶体管的偏置电压加载端与地之间，所述第二电容的上极板接在第四N型MOS管和第五P型MOS管之间的节点上，所述第二电容的下极板接地，所述第四N型MOS管和第五P型MOS管的栅极接时钟信号输出端。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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| EE01 | Entry into force of recordation of patent licensing contract |
Application publication date: 20160420 Assignee: Zhihui Xinlian (Xiamen) Microelectronics Co., Ltd. Assignor: British harvest (Xiamen) Micro Electronics Technology Co., Ltd. Contract record no.: 2019350000009 Denomination of invention: Ultra-low power consumption clock circuit with high stability Granted publication date: 20171229 License type: Common License Record date: 20190722 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Ultra-low power consumption clock circuit with high stability Effective date of registration: 20200603 Granted publication date: 20171229 Pledgee: Xiamen finance Company limited by guarantee Pledgor: INMICRO (XIAMEN) MICROELECTRONIC TECHNOLOGY Co.,Ltd. Registration number: Y2020980002724 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20220107 Granted publication date: 20171229 Pledgee: Xiamen finance Company limited by guarantee Pledgor: INMICRO (XIAMEN) MICROELECTRONIC TECHNOLOGY CO.,LTD. Registration number: Y2020980002724 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220331 Address after: B201, zero one square, Xi'an Software Park, 72 Keji 2nd Road, high tech Zone, Xi'an City, Shaanxi Province, 710000 Patentee after: Tuoer Microelectronics Co.,Ltd. Address before: 361000 No. 34, guanri Road, phase II, Siming Software Park, Xiamen, Fujian Patentee before: INMICRO (XIAMEN) MICROELECTRONIC TECHNOLOGY CO.,LTD. |
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| TR01 | Transfer of patent right |