CN105489515B - 半导体芯片的共晶焊接方法 - Google Patents

半导体芯片的共晶焊接方法 Download PDF

Info

Publication number
CN105489515B
CN105489515B CN201511021788.5A CN201511021788A CN105489515B CN 105489515 B CN105489515 B CN 105489515B CN 201511021788 A CN201511021788 A CN 201511021788A CN 105489515 B CN105489515 B CN 105489515B
Authority
CN
China
Prior art keywords
layers
thickness
eutectic
metal layer
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201511021788.5A
Other languages
English (en)
Other versions
CN105489515A (zh
Inventor
王常毅
李勇昌
邹锋
蒋振荣
邹波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guilin sizhuanggui Microelectronics Co.,Ltd.
Original Assignee
Strong Guilin Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Strong Guilin Microelectronics Co Ltd filed Critical Strong Guilin Microelectronics Co Ltd
Priority to CN201511021788.5A priority Critical patent/CN105489515B/zh
Publication of CN105489515A publication Critical patent/CN105489515A/zh
Application granted granted Critical
Publication of CN105489515B publication Critical patent/CN105489515B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

本发明提供了一种半导体芯片的共晶焊接方法,在芯片硅衬底背面蒸镀金属层,在一定温度下,使金属层与框架表面受压接触,在接触面发生键合形成共晶,实现共晶焊接,在半导体芯片硅衬底背面自里向外依次蒸镀W、Al、Ni、Cu,形成四层结构的金属层,其中W层厚度为Al层厚度为Ni层的厚度为

Description

半导体芯片的共晶焊接方法
技术领域
本发明涉及半导体器件的焊接方法,具体涉及一种芯片的共晶焊接方法。
背景技术
共晶焊技术在电子封装行业得到广泛应用,如芯片与基板的粘接、基板与管壳的粘接、管壳封帽等。与传统的环氧导电胶粘接相比,共晶焊具有热导率高、电阻小、传热快、可靠性强、粘接后剪切力大的优点,适用于高频、大功率器件中芯片与基板、基板与管壳的互联。对于有较高散热要求的功率器件必须采用共晶焊接,共晶焊是利用了共晶合金的特性来完成焊接工艺的。共晶合金具有以下特性:1)比纯组元熔点低,简化了熔化工艺;2)共晶合金比纯金属有更好的流动性,在凝固中可防止阻碍液体流动的枝晶形成,从而改善了铸造性能;3)恒温转变(无凝固温度范围)减少了铸造缺陷,如偏聚和缩孔;4)共晶凝固可获得多种形态的显微组织,尤其是规则排列的层状或杆状共晶组织,可成为优异性能的原位复合材料;5)共晶是指在相对较低的温度下共晶焊料发生共晶物熔合的现象,共晶合金直接从固态到液态,而不经过塑性阶段。然而共晶焊接一般需要在半导体芯片背面蒸镀一层Ag或Au,生产成本较高。
发明内容
本发明要解决的技术问题是提供一种半导体芯片的共晶焊接方法,该方法不用Au或Ag,大大节约了生产成本。
本发明提供的技术方案是半导体芯片的共晶焊接方法,在芯片硅衬底背面蒸镀金属层,在一定温度下,使金属层与框架表面受压接触,在接触面发生键合形成共晶,实现共晶焊接;在半导体芯片硅衬底背面自里向外依次蒸镀W、Al、Ni、Cu,形成四层结构的金属层,其中W层厚度为Al层厚度为Ni层的厚度为Cu层的厚度为1.1~1.2μm,Cu层与框架表面的镀层形成共晶。
在半导体芯片背面蒸镀W和Al作为上粘附层,Al热导率高,电阻低,其与Si的浸润性好,但考虑到Al的热膨胀系数较高,W层不仅与Si的浸润性良好,且热膨胀系数与Si相近,可作为芯片层与Al层的缓冲层,避免Al层脱落,提高粘附效果。
蒸镀Ni层作为过渡层,Ni与上粘附层和下粘附层容易粘附,且可以防止焊料直接与上粘附层接触,又可防止上粘附层与下粘附层互相扩散,避免电阻增大。且Ni的热膨胀系数高于Si,又低于Cu,可较好的起到缓冲作用。
蒸镀Cu层作为下粘附层,Cu性能稳定,不易氧化,可焊接性良好,而且导热导电性能良好,电阻率低。
本发明共晶焊接温度为240~260℃,焊接时间为30~60s。焊接温度低于常规焊接温度,但焊接效果好,热应力小,正镀层不易脱落。
为了防止Cu层氧化,在Cu层上蒸镀一层Ag或Au。Ag层的厚度为 Au层的厚度为
与现有技术相比,本发明具有以下有益效果:
1)本发明与掺银环氧粘贴(银浆粘贴)方法相比,结温温度降低。
2)本发明不需镀金或银等贵金属,且可大大降低生产成本。
3)本发明虽然采用四层蒸镀,但镀层总厚度降低,导电率大大提高,电阻率大大降低,进而提高了芯片的使用寿命。
4)本发明采用较低的焊接温度,焊接牢固,同时也可减少热应力而导致的蒸镀层脱落。
具体实施方式
以下具体实施例对本发明作进一步阐述,但不作为对本发明的限定。
实施例1
将长宽厚为370μm×570μm×100μm的MOS芯片,在其背面自里向外依次蒸镀W、Al、Ni、Cu,形成四层结构的金属层,其中W层厚度为Al层厚度为Ni层的厚度为Cu层的厚度为1.1μm,Cu层与框架表面的镀层形成共晶。共晶焊接温度为240℃,焊接时间为30s。
经测量,Rthja热阻值为158℃/W。
实施例2
将长宽厚为370μm×570μm×100μm的MOS芯片,在其背面自里向外依次蒸镀W、Al、Ni、Cu,形成四层结构的金属层,其中W层厚度为Al层厚度为Ni层的厚度为Cu层的厚度为1.2μm,Cu层与框架表面的镀层形成共晶。共晶焊接温度为260℃,焊接时间为60s。
经测量,其Rthja热阻值为165℃/W。
实施例3
将长宽厚为370μm×570μm×100μm的MOS芯片,在其背面自里向外依次蒸镀W、Al、Ni、Cu,形成四层结构的金属层,其中W层厚度为Al层厚度为Ni层的厚度为Cu层的厚度为1.15μm,Cu层与框架表面的镀层形成共晶。共晶焊接温度为250℃,焊接时间为45s。
经测量,其Rthja热阻值为172℃/W。
实施例4
将长宽厚为370μm×570μm×100μm的MOS芯片,在其背面自里向外依次蒸镀W、Al、Ni、Cu,形成四层结构的金属层,其中W层厚度为Al层厚度为Ni层的厚度为Cu层的厚度为1.2μm,Cu层与框架表面的镀层形成共晶。共晶焊接温度为240℃,焊接时间为60s。
经测量,其Rthja热阻值为160℃/W。
实施例5
将长宽厚为370μm×570μm×100μm的MOS芯片,在其背面自里向外依次蒸镀W、Al、Ni、Cu、Ag,形成四层结构的金属层,其中W层厚度为 Al层厚度为Ni层的厚度为Cu层的厚度为1.2μm,Ag层的厚度为Au层的厚度为Cu层与框架表面的镀层形成共晶。共晶焊接温度为240℃,焊接时间为60s。
经测量,其Rthja热阻值为181℃/W。
实施例6
将长宽厚为370μm×570μm×100μm的MOS芯片,在其背面自里向外依次蒸镀W、Al、Ni、Cu、Ag,形成四层结构的金属层,其中W层厚度为 Al层厚度为Ni层的厚度为Cu层的厚度为1.2μm,Ag层的厚度为Au层的厚度为Cu层与框架表面的镀层形成共晶。共晶焊接温度为240℃,焊接时间为60s。
经测量,其Rthja热阻值为188℃/W。
实施例7
将长宽厚为370μm×570μm×100μm的MOS芯片,在其背面自里向外依次蒸镀W、Al、Ni、Cu、Au,形成四层结构的金属层,其中W层厚度为 Al层厚度为Ni层的厚度为Cu层的厚度为1.2μm,Au层的厚度为Cu层与框架表面的镀层形成共晶。共晶焊接温度为240℃,焊接时间为60s。
经测量,其Rthja热阻值为192℃/W。
实施例8
将长宽厚为370μm×570μm×100μm的MOS芯片,在其背面自里向外依次蒸镀W、Al、Ni、Cu、Au,形成四层结构的金属层,其中W层厚度为 Al层厚度为Ni层的厚度为Cu层的厚度为1.2μm,Au层的厚度为Cu层与框架表面的镀层形成共晶。共晶焊接温度为240℃,焊接时间为60s。
经测量,其Rthja热阻值为196℃/W。
对照例1
将长宽厚为370μm×570μm×100μm的MOS芯片,按常规掺银环氧粘贴(银浆粘贴)进行封装。
经测量,其Rthja热阻值为435℃/W。
对照例2
将长宽厚为370μm×570μm×100μm的MOS芯片,在其背面自里向外依次蒸镀Ti、Ni、Au,形成三层结构的金属层,其中Ti层厚度为Ni层的厚度为Au层的厚度为1.5μm,Au层与框架表面的镀层形成共晶。共晶焊接温度为340℃,焊接时间为60s。
经测量,其Rthja热阻值为290℃/W。

Claims (2)

1.半导体芯片的共晶焊接方法,在芯片硅衬底背面蒸镀金属层,在一定温度下,使金属层与框架表面受压接触,在接触面发生键合形成共晶,实现共晶焊接,其特征在于:在半导体芯片硅衬底背面自里向外依次蒸镀W、Al、Ni、Cu,形成四层结构的金属层,其中W层厚度为Al层厚度为Ni层的厚度为Cu层的厚度为1.1~1.2μm,Cu层与框架表面的镀层形成共晶。
2.根据权利要求1所述的半导体芯片的共晶焊接方法,其特征在于:共晶焊接温度为240~260℃,焊接时间为30~60s。
CN201511021788.5A 2015-12-30 2015-12-30 半导体芯片的共晶焊接方法 Active CN105489515B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201511021788.5A CN105489515B (zh) 2015-12-30 2015-12-30 半导体芯片的共晶焊接方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201511021788.5A CN105489515B (zh) 2015-12-30 2015-12-30 半导体芯片的共晶焊接方法

Publications (2)

Publication Number Publication Date
CN105489515A CN105489515A (zh) 2016-04-13
CN105489515B true CN105489515B (zh) 2019-01-11

Family

ID=55676420

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201511021788.5A Active CN105489515B (zh) 2015-12-30 2015-12-30 半导体芯片的共晶焊接方法

Country Status (1)

Country Link
CN (1) CN105489515B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115954275B (zh) * 2022-12-28 2023-07-14 无锡市宏湖微电子有限公司 基于热压球形键合的芯片封装方法、装置及芯片封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1571131A (zh) * 2004-04-22 2005-01-26 吉林华微电子股份有限公司 半导体芯片背面共晶焊粘贴方法
CN102254843A (zh) * 2011-06-27 2011-11-23 江阴新顺微电子有限公司 适用于共晶封装的半导体芯片背面金属化方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6783867B2 (en) * 1996-02-05 2004-08-31 Sumitomo Electric Industries, Ltd. Member for semiconductor device using an aluminum nitride substrate material, and method of manufacturing the same
JP2014060341A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置および半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1571131A (zh) * 2004-04-22 2005-01-26 吉林华微电子股份有限公司 半导体芯片背面共晶焊粘贴方法
CN102254843A (zh) * 2011-06-27 2011-11-23 江阴新顺微电子有限公司 适用于共晶封装的半导体芯片背面金属化方法

Also Published As

Publication number Publication date
CN105489515A (zh) 2016-04-13

Similar Documents

Publication Publication Date Title
US10840108B2 (en) Transient liquid phase material bonding and sealing structures and methods of forming same
US11546998B2 (en) Multilayered transient liquid phase bonding
US8563364B2 (en) Method for producing a power semiconductor arrangement
TWI489602B (zh) 半導體結構及半導體封裝系統
CN104103608B (zh) 高功率单裸片半导体封装
US7362580B2 (en) Electronic assembly having an indium wetting layer on a thermally conductive body
TWI300619B (en) Electronic device
CN104600054B (zh) 使用低温过程的高温半导体器件封装和结构的方法及装置
US8828804B2 (en) Semiconductor device and method
CN103247541B (zh) 半导体器件及其制造方法
US8637379B2 (en) Device including a semiconductor chip and a carrier and fabrication method
KR20010070397A (ko) 반도체 장치
US8815647B2 (en) Chip package and a method for manufacturing a chip package
GB2474967A (en) Flip chip package incorporating metallurgical bond to enhance thermal conduction
CN107546131A (zh) 一种用于封装电子组件的金属外壳的制作方法
US9589864B2 (en) Substrate with embedded sintered heat spreader and process for making the same
US7811862B2 (en) Thermally enhanced electronic package
CN105489515B (zh) 半导体芯片的共晶焊接方法
US20170062241A1 (en) Method for Soldering an Insulating Substrate onto a Carrier
CN103963375A (zh) 硅片背面金属化共晶结构及其制造工艺
CN103151430B (zh) 纳米金属粒实现led的低温金属界面连接的制备方法
JP2017135373A (ja) 接合体、パワーモジュール用基板、接合体の製造方法及びパワーモジュール用基板の製造方法
CN107195606A (zh) 一种硅片背面金属化薄膜及其制作方法
JPH06125029A (ja) 半導体装置用リ−ドフレ−ム、樹脂封止型半導体装置及び樹脂封止型半導体装置の製造方法
JP2014147966A (ja) 接合材料、接合方法、接合構造、および半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220221

Address after: 541004 floor 1, SMD new chip transistor production building, plot 8, information industry park, Guilin National High tech Zone, Qixing District, Guilin, Guangxi Zhuang Autonomous Region

Patentee after: Guilin sizhuanggui Microelectronics Co.,Ltd.

Address before: 541004 d-8, information industry park, Guilin National High tech Zone, Guangxi Zhuang Autonomous Region

Patentee before: GUILIN STRONG MICROELECTRONICS Co.,Ltd.