CN105429725A - 一种基于sopc组网的亚微秒级时钟同步方法及系统 - Google Patents

Abstract

本发明提供一种基于SOPC组网的亚微秒级时钟同步方法，所述时钟同步方法包括：远程基准主父时钟与来自外部GPS时钟或北斗系统时钟的世界协调时UTC进行同步；本地一级PTP域各节点通过支持透明时钟功能的网络交换设备与远程基准主父时钟进行同步；每个基于Zynq平台的从时钟设备支持IEEE1588v2协议以及千兆以太网，接收来本级网络的最优主时钟进行时间同步和频率同步；下级PTP域通过边界时钟与主父时钟同步时，经由上级主时钟进行时钟同步，本级PTP域掌握自主时钟同步控制权期间，通过最佳主时钟算法选出最佳主时钟作为本级网络的主时钟。本发明还同时提供一种采用时钟同步方法的基于SOPC组网的亚微秒级时钟同步系统。

Description

一种基于SOPC组网的亚微秒级时钟同步方法及系统

技术领域

本发明主要涉及网络通信技术领域，特别地，涉及一种基于SOPC(SystemonaProgrammableChip,可编程片上系统)组网的亚微秒级时钟同步方法及系统。

背景技术

随着网络技术的飞速发展，分布式网络在各行业得到广泛的应用，且在分布式网络中各个分布式控制器对时间同步的精度要求也越来越高。目前，在通信领域各个基站或移动设备之间、各个地域的电力电网系统的时间要求统一、军事航天装置等领域对时间同步提出了微秒级要求，在网络金融领域的网上银行交易、股市证券交易也都要求高精度的时间同步，尤其是正在研究的大规模PLC(ProgrammableLogicController,可编程逻辑控制器)控制系统对各控制节点也提出了微秒级的时钟同步要求。

IEEE1588协议自2002年诞生以来，已经成为各相关领域的研究人员的研究热点。IEEE1588协议全称为“网络测量和控制系统时间同步协议标准”，又简称为PTP(PrecisionTimeProtocol,精准时间同步协议)，其提供了亚微秒级的同步精度，克服了传统GPS(GlobalPositioningSystem,全球定位系统)授时技术的局限性。IEEE委员会在2008年颁布IEEE1588标准第二版(IEEE1588v2)，其最大技术突破就是引入了透明时钟，针对PTP报文在传输过程中经过各网络交换设备的不确定性时延做了补偿，使其同步精度更高。

对于精准时间同步PTP实现的研究及设计，已有许多研究者对其进行了研究，目前的时间同步的研究总体上涉及以下几个方面，纯粹计算机网络拓扑结构及方法、无线网络时钟同步、智能电网系统、硬件时间戳实现方式、网络传输延迟、时钟频率补偿。然而，现有技术对于大规模网络分布式嵌入式控制器，尤其是针对于大规模PLC控制系统的时钟同步系统的整体架构及方法设计鲜少。

有鉴于此，有必要提供一种可以基于SOPC组网的亚微秒级时钟同步方法及系统。

发明内容

本发明的其中一个目的在于为解决上述问题而提供一种基于SOPC组网的亚微秒级时钟同步方法，本发明的另一个目的在于提供一种基于SOPC组网的亚微秒级时钟同步系统。

本发明提供的基于SOPC组网的亚微秒级时钟同步方法，包括：远程基准主父时钟与来自外部GPS时钟或北斗系统时钟的世界协调时UTC进行同步；本地一级PTP域各节点通过支持透明时钟功能的网络交换设备与远程基准主父时钟进行同步；每个基于Zynq平台的从时钟设备支持IEEE1588v2协议以及千兆以太网，接收来本级网络的最优主时钟进行时间同步和频率同步；下级PTP域通过边界时钟与主父时钟同步时，经由上级主时钟进行时钟同步，本级PTP域掌握自主时钟同步控制权期间，通过最佳主时钟算法选出最佳主时钟作为本级网络的主时钟。

作为本发明提供的基于SOPC组网的亚微秒级时钟同步方法的一种改进，所述边界时钟与所述主父时钟同步时，经由上级主时钟进行同步，再进入下一级PTP域的各节点进行时钟同步；并且，在本级PTP域自主控制时钟同步期间，通过最佳主时钟算法BMC选出最佳主时钟。

作为本发明提供的基于SOPC组网的亚微秒级时钟同步方法的一种改进，对于时间同步精度相对要求较低的下一级PTP域，其初始主时钟来自与上一级主时钟同步的边界时钟通过BMC产生；本级PTP域在一定时间内，自主控制时间同步请求频率，其主时钟在本级PTP域各节点设备进行BMC抉择，但其边界时钟需定时进行与上级主时钟进行同步，以保证本PTP域的绝对时间同步在预设误差范围内。

作为本发明提供的基于SOPC组网的亚微秒级时钟同步方法的一种改进，每个从节点设备接收主设备发来的PTP消息报文分为事件消息报文和普通消息报文，其中，所述从节点设备在接收或者发送所述事件消息报文时应标记时间戳，而在接收到所述普通消息报文时则不需标记时间戳，并且在MAC与PHY层之间的XGMII层进行时间标记。

作为本发明提供的基于SOPC组网的亚微秒级时钟同步方法的一种改进，主时钟设备向PTP域以多播形式发送时钟同步报文，并标记第一发送时间戳t₁，并发送携带由所述第一发送时间戳t₁的跟随报文给从时钟设备；从时钟设备接收到所述时间同步报文时标记第一接收时间戳t₂，并延迟一段时间再向主时钟设备发送延迟请求报文并记录第二发送时间戳t₃；主时钟设备收到所述延迟请求报文时记录第二接收时间戳t₄，并向从时钟设备返回携带所述第二接收时间戳t₄的延时响应报文；其中，上述报文由透明时钟计算经过每个网络交换设备的驻留时间，并将其填充到校正域字段CF，从时钟设备已获得有效时间按照同步计算公式进行同步，同时也根据频率偏差计算公式进行频率补偿修正。

本发明提供的基于SOPC组网的亚微秒级时钟同步系统，采用如上所述的时钟同步方法进行时钟同步，其中，所述时钟同步系统的主父时钟包括GPS接收器、GPS解析预处理单元、时间输入单元、本地时间控制单元、时间戳标记单元、光纤模块、本地恒温晶振、PS部分和PL部分交互的AXI互联和AXI-DMA互联、10G以太网MAC控制器、10G以太网物理编码和物理媒体附加子层、应用处理器和DDR3存储器。

作为本发明提供的基于SOPC组网的亚微秒级时钟同步系统的一种改进，所述GPS接收器接收来自GPS的世界协调时UTC时间报文，所述GPS解析预处理单元判断所述UTC时间报文是否接收正常，并在接收正常时从所述UTC时间报文解析出UTC时间，并且通过所述时间输入单元将所述UTC时间信息输送给所述本地时间控制单元；所述本地时间控制单元在接收到所述UTC时间报文时立即产生中断并开始计时，将所述UTC时间报文接收处理完成所用时间累加作为所述主父时钟的本地系统时间；在UTC时间报文接收出现异常时使用所述主父时钟的本地时间控制计数器对所述本地恒温晶振进行计数维持本地时间，并且，经过所述本地时间控制单元仲裁出有效时间输出给所述时间戳标记单元；所述时间戳标记单元基于IEEE1588协议标记时间戳，并通过所述光纤模块进行差分信号传输；所述10G以太网物理编码和物理媒体附加子层解析处理同步报文，其所需的时间信息由所述时间戳标记单元将处理好的时间提供；另外，所述应用处理器通过AXI互联对其进行寄存器控制，并通过AXIDMA及互联与DDR3进行数据流交互。

作为本发明提供的基于SOPC组网的亚微秒级时钟同步系统的一种改进，所述透明时钟除了具有普通的桥、路由器或中继器转发报文功能外，对于PTP事件消息，驻留时间桥还用于测量PTP事件消息穿过所述透明时钟的驻留时间，并把所述驻留时间填充到PTP报文的特定字段并跟随报文一起转发到下一跳。

作为本发明提供的基于SOPC组网的亚微秒级时钟同步系统的一种改进，还包括备用主父时钟，所述备用时钟和所述主父时钟共用同一GPS接收器并使用同一时间源；其中，所述备用时钟和所述主父时钟是相对的，在初始使用所述主父时钟，两者也隔相对较长一段时间进行时钟状态BMC比较切换，所述时钟同步系统选择较优时钟作为主父时钟作为基准时钟；所述备用时钟还用于在所述主父时钟出现故障时作为基准主父时钟，且在所述备用时钟和所述主父时钟出现故障时一级PTP域通过BMC选取最佳主时钟充当基准主父时钟，使整个网络达到相对时间同步。

作为本发明提供的基于SOPC组网的亚微秒级时钟同步系统的一种改进，所述基于Zynq平台的节点设备的PTP软硬件系统设计包括应用处理单元、参考时钟源模块、DDR3存储器、时间戳标记单元、时钟频率补偿模块，光纤模块、PS部分与PL部分交互的AXI互联及AXI-DMA互联、10G以太网MAC控制器、10G以太网物理编码和物理媒体附加子层；其中，所述时间戳标记单元使用可编程逻辑实现，嵌在收发器PHY层与MAC之间的XGMII层，具体为10G以太网物理编码和物理媒体附加子层PCS/PMA，采用64位计数器，高32位为秒域，低30位为纳秒域，30～31bit保留；所述时间戳标记单元的时钟输入由外部时钟产生，在需使用PL逻辑实现同步计算时，在10G以太网物理编码和物理媒体附加子层所标记的单独分离的时间输出端口进行逻辑设计，同时支持带内时间传输给所述应用处理器进行计算，所述应用处理器经过频率补偿计算后再反馈到所述时间戳标记单元纠正计时频率。

相较于现有技术，本发明提供的基于SOPC组网的亚微秒级时钟同步方法和系统具有以下有益效果：

一、所述基于SOPC组网的亚微秒级时钟同步方法和系统采用分层式组网进时间同步，其主父时钟源采用GPS授时，能达到与世界协调时UTC的纳秒(ns)级高精度同步；

二、所述基于SOPC组网的亚微秒级时钟同步系统采用分层式同步的方法，根据不同同步精度的要求进行分层，能够保证精度要求的同时还能提升效率；

三、所述基于SOPC组网的亚微秒级时钟同步方法和系统采用透明时钟与边界时钟作为远距离同步报文传输的交换设备，能够对非确定性网络传输延迟进行时间补偿；

四、所述基于SOPC组网的亚微秒级时钟同步方法和系统对从时钟的频率进行补偿修正，进一步提高同步精度；

五、所述基于SOPC组网的亚微秒级时钟同步方法和系统采用ZynqSOC平台应用于PLC控制器，使得节点设备设计简化，性能高，同时能够在以光纤为传输介质的千兆以太网进行PTP同步。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：

图1是本发明提供的基于SOPC组网的亚微秒级时钟同步系统一种实施方式的系统整体架构示意图；

图2是本发明提供的时钟同步系统中GPS授时的基准主父时钟模块的示意图；

图3是本发明提供的时钟同步系统的含有透明时钟的同步示意图；

图4为本发明提供的时钟同步系统的主时钟设备和从时钟设备的时钟同步交互的程序流程示意图；

图5为本发明提供的时钟同步系统中基于Zynq平台的子节点时钟设备的PTP设计模块示意图；

图6为本发明提供的时钟同步系统基于Zynq平台的主从时钟设备同步结果图。

具体实施方式

为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

针对现有技术存在的问题，本发明提出了针对于大规模的控制系统的时钟同步系统的详细设计方案，基于片上可编程系统SOPC的Zynq平台，使用PTP协议的时钟同步模块设计给出了具体实现方案，支持千兆以太网、光纤传输，同时对非确定性网络时延进行修正，对从时钟节点的晶振漂移也做了频率补偿，实现亚微秒级时钟同步。

具体地，为实现目前大规模PLC控制系统在要求高性能处理器平台的同时，还对各节点设备实现亚微秒级的时间同步问题，本发明提出进行时钟同步的整体架构设计以及实现方案，同时对引起IEEE1588的时间同步误差的细节问题进行处理。本发明提供的基于SOPC组网的亚微秒级时钟同步系统主要包括以下几个部分：

一、远程基准主父时钟(GC模块)

远程基准主父时钟作为全局网络的主控制时钟，其每隔一定时间向全网发出时间同步请求，远程基准主父时钟主要包括GPS接收器、时间输入单元、提供本地高精度时钟输入的恒温晶振(OXCO)、本地时钟控制单元、时间戳标记单元、光纤模块、PS部分与PL部分交互的AXI互联及AXI-DMA互联、10G以太网MAC控制器、10G以太网物理编码和物理媒体附加子层(10GPCS/PMA)等。其中，时间输入单元的主要功能是将GPS接收器的时间报文进行解析，以及锁定GPS接收卫星时间报文信号中断时的本地时间值，并启动时钟计数管理模块计时，将GPS时间报文解析处理完时通知CPU读取计数器值并转换为时间值，加上GPS的接收时间作为当前本地时间，并启动时钟计数运行本地时间同时通过显示器实时显示。并且，远程基准主父时钟通过支持IEEE1588v2的光纤以太网模块执行主时钟同步任务。

二、透明时钟(TC模块)

透明时钟可以分为端对端(End-to-End，E2E)透明时钟和点对点(PointtoPoint，P2P)透明时钟两种，两者主要差别在于链路延迟测量方法不同。在P2P透明时钟系统中，主时钟向各个从时钟发送时钟同步报文Sync，并与其相邻节点交互延迟请求报文Delay_Req和n个延迟响应报文Delay_Resp。针对n个从节点，其主时钟节点的负载为n个时钟同步报文Sync、1个延迟请求报文Delay_Req报文和1个延迟响应报文Delay_Resp。而在E2E透明时钟系统中，主时钟需要与每个从时钟交互延迟请求报文Delay_Req和延迟响应报文Delay_Resp，且前提是单向链路传输延迟要对称，针对n个从节点，其主时钟节点的负载为n个时钟同步报文Sync，n个延迟请求报文Delay_Req和n个延迟响应报文Delay_Resp。P2P透明时钟在主时钟负载，对网络拓扑变化的适应性要优于E2E透明时钟，但因为每次同步时只测量一次路径延迟，就确定作为各节点的路径延迟时间，故其前提是同一次同步时每一节点的链路报文在透明时钟驻留时间要相等。在大规模分布式网络中，网络链路状况更具有可变性，为保证同步准确性及精度，本发明采用E2E透明时钟。

三、边界时钟(BC模块)

边界时钟是在IEEE1588v1中提出的消除非确定性交换机延迟(即驻留时间)影响的方法。根据最佳主时钟算法的结果，边界时钟可配置成为主时钟或从时钟。边界时钟作为相互独立的同步时钟域之间的交界(边界)，用来在网桥(交换机)和路由器等用来划分子网的网络设备中。边界时钟在本系统中用作下级子网络的交换边界，其与透明时钟最大不同之处在于其本身作为主从时钟参与同步过程，但会随级联数增加导致累积误差。因此，本发明在中间传输交换过程采用IEEE1588v2弥补边界时钟不足的透明时钟。边界时钟每次与基准主父时钟同步时经过上级PTP主时钟进行同步，随后作为下级子网PTP域的初始主时钟，在本子PTP域中自主控制时钟同步时，通过最佳主时钟算法BMC选择最优主时钟。处于下级网络层的时间同步精度要求相对低于上级网络，在本级PTP域自主控制时钟同步期间，其对时频率比主父时钟向全局网络高，而优先权低。

四、子节点基于Zynq平台的PTP时钟模块

本发明提供的技术方案采用基于Zynq平台的PTP设计，Xilinx的Zynq7000系列的架构特点是将双核ARMCortex-A9嵌入到FPGA内，以ZynqPS部分(ARM)为核心，ZynqPL部分(FPGA)为外设。本系统的PTP的Zynq节点的设计结构主要包括：使用ARMCortex-A9硬核的应用处理单元APU、参考时钟源模块、DDR3存储器、串口、时间戳标记单元、频率补偿模块、PS与PL交互的AXI互联及AXI-DMA互联、10G以太网MAC控制器、10G以太网物理编码和物理媒体附加子层(PCS/PMA)以及光纤模块(SFP)。

本发明提供的时钟同步系统以光纤以太网作为传输介质，经由光纤收发器接入，通过10GPCS/PMA连接到光纤模块(SFP)，其中XGMII接口为连接10G以太网MAC控制器模块处理解析报文，ARMCortex-A9应用处理器通过互联总线与及DMA与其进行通信。

另一方面，远程基准主父时钟设备的Zynq时钟同步部分的FPGA设计与子节点类似，重要区别是远程基准主父时钟设备的时间戳标记单元不含频率补偿模块。软件设计是基于linux系统进行程序开发，包括引导程序boot.bin、设备树devicetree.dtb、文件系统、及内核镜像uImage和应用程序。

下面结合说明书附图对本发明提供的技术方案进行详细介绍。

请参阅图1，其为本发明提供的基于SOPC组网的亚微秒级时钟同步系统一种实施方式的系统整体架构示意图。所述时钟同步系统首先可以包括主父时钟源(GrandmasterClock,GC)模块和备用GC模块；所述GC模块和所述备用GC模块均为基于Zynq平台的时钟模块，其可以与来自外部GPS时钟或北斗系统时钟的世界协调时间(CoordinatedUniversalTime,UTC)进行同步，并且二者可以共用同一GPS接收器且使用同一时间源。

并且，在所述时钟同步系统中，本地一级PTP域的各个节点通过支持透明时钟(TransparentClock,TC)功能的网络交换设备与远程基准主父时钟进行同步；下级PTP域通过边界时钟(BoundaryClock,BC)与主父时钟同步时，经由上级主时钟进行时钟同步，本级PTP域掌握自主时钟同步控制权期间，通过最佳主时钟算法选出最佳主时钟作为本级网络的主时钟，由此可以使得分布式网络进行分层式同步，既保证精度又提高效率。另外，每个基于Zynq平台的从设备支持IEEE1588v2协议以及千兆以太网，接收来本级网络的最优主时钟进行时间同步和频率同步。

其中，所述备用时钟和所述主父时钟是相对的，在初始使用所述主父时钟，两者也隔相对较长一段时间进行时钟状态BMC比较切换，所述时钟同步系统选择较优时钟作为主父时钟作为基准时钟；所述备用时钟还用于在所述主父时钟出现故障时作为基准主父时钟，且在所述备用时钟和所述主父时钟出现故障时一级PTP域通过BMC选取最佳主时钟充当基准主父时钟，使整个网络达到相对时间同步。

所述边界时钟与所述主父时钟同步时，经由上级主时钟进行同步，再进入下一级PTP域的各节点进行时钟同步；并且，在本级PTP域自主控制时钟同步期间，通过最佳主时钟算法BMC选出最佳主时钟。

对于时间同步精度相对要求较低的下一级PTP域，其初始主时钟来自与上一级主时钟同步的边界时钟通过BMC产生；本级PTP域在一定时间内，自主控制时间同步请求频率，其主时钟在本级PTP域各节点设备进行BMC抉择，但其边界时钟需定时进行与上级主时钟进行同步，以保证本PTP域的绝对时间同步在预设误差范围内。

每个从节点设备接收主设备发来的PTP消息报文分为事件消息报文和普通消息报文，其中，所述从节点设备在接收或者发送所述事件消息报文时应标记时间戳，而在接收到所述普通消息报文时则不需标记时间戳，并且在MAC与PHY层之间的XGMII层进行时间标记。

所述透明时钟除了具有普通的桥、路由器或中继器转发报文功能外，对于PTP事件消息，驻留时间桥还用于测量PTP事件消息穿过所述透明时钟的驻留时间，并把所述驻留时间填充到PTP报文的特定字段并跟随报文一起转发到下一跳。

请一并参阅图2，其为所述GC模块的结构示意图，所述GC模块基于Zynq平台并采用GPS授时，其主要包括可编程逻辑(PL)部分11和可编程系统(PS)部分12。

所述PL部分11包括GPS解析预处理单元111、时间输入单元112、本地时钟控制单元113和时间戳标记单元114。其中，所述时间戳标记单元114可以位于XGMII层并采用可编程逻辑设计，其主要包括IEEE1588报文接收引擎、发送引擎、时钟捕获模块和时间寄存器。

所述GPS解析预处理单元111可以对GPS接收器13接收到的来自GPS卫星的UTC时间报文进行解析及预处理，并且判断所述UTC时间报文是否接收正常，并在接收正常时从所述UTC时间报文解析出UTC时间信息；所述时间输入单元112可以将所述GPS解析预处理单元111解析得到的UTC时间信息输送给所述本地时间控制单元113。所述本地时间控制单元113在接收到所述UTC时间信息时，可以立即产生中断并开始计时，将UTC报文接收处理完成所用时间累加到所述时间戳标记单元114的时间寄存器中。另一方面，在所述UTC时间报文接收出现异常时，所述本地时间控制单元113可以使用所述GC模块的时钟控制计数器对恒温晶振(OXCO)14进行计数来维持本地时间。

所述时间戳标记单元114可以通过其接收引擎和发送引擎识别IEEE1588协议报文，并且对时钟同步报文(Sync)和延时请求报文(Delay_Req)进行鉴别，在鉴别成功时可以标记时间戳，其中所述时间戳来自其内部的时间寄存器。

另一方面，所述PL部分11还可以包括10G以太网MAC控制器115、10G以太网物理编码和物理媒体附加子层(10GPCS/PMA)116、物理层接口(1000BASE-XPHY)117。其中，所述10G以太网MAC控制器115通过AXI互联并且经32位AXIGP端口122连接所述PS部分12的应用处理器121来控制，并与所述10G以太网物理编码和物理媒体附加子层116负责处理以太UDP/IP报文的传输及IEEE1588同步报文的解析传输；同时，所述10G以太网MAC控制器115和所述10G以太网物理编码和物理媒体附加子层116与位于XGMII层的所述时间戳标记功能单元114协同工作，完成数据格式与控制接口、收发接口的转换；并且，与AXIDMA连接，同时将标记的时间戳输出反馈给所述应用处理单元121。AXIDMA一端通过AXI互联和32位GP端口122与所述PS部分12的应用处理器121控制交互，且另一端通过AXI互联和64位HP端口123映射到DDR3存储器18进行数据交互，所述DDR3存储器18可以为DDR3存储器。

在上述GC模块中，IEEE1588以太网及同步报文相关配置是通过所述应用处理器与所述PL部分(FPGA)的通信协议AXI互联映射到所述PS部分12的AXIGP端口122实现，而报文数据流通过AXI-DMA核和AXI互联映射到所述PS部分12的HP端口123与所述DDR3存储器18进行数据交互。

并且，所述物理层接口117可以经由其GTX收发器116连接到光纤模块(SFP)16，其中，所述GTX收发器116的时钟可以来自由低抖动时钟发生器(Si5324)15产生的晶振频率125MHz。所述应用处理器121可以为ARMCortex-A9处理器，其还可以控制显示器17显示本地时间，所述显示器17可以为OLED显示器。

以下结合图3和图4，对所述时钟同步系统的透明时钟计算以及在主时钟设备和从时钟设备的时间同步流程进行具体介绍。具体而言，首先，主时钟设备(即所述GC模块)可以在PTP域以多播形式向各个从时钟设备发出时钟同步报文Sync，且其可以通过内部的时间戳标记单元114记录第一发送时刻t₁，并且，所述GC模块还可以通过跟随(Follow_UP)报文携带所述第一发送时刻t₁发送给各个从时钟。

所述时钟同步系统经过透明时钟TC计算驻留延迟。如图3所示，在此为便于分析，只用一个透明时钟交换机举例说明，若多个则相应的将各透明时钟交换机的驻留延迟进行叠加。考虑延时不对称问题，主时钟-从时钟t_delay(m→s)和从时钟-主时钟t_delay(s→m)的延迟分别为：

$\left\{\begin{array}{c}{t}_{delay}(m\→s)=t_{delay1}+t_{delay2}+t_{delay3}\\ t_{delay}(s\→m)=t_{delay4}+t_{delay5}+t_{delay6}\end{array}\right.---\left(1\right)$

其中：

$\left\{\begin{array}{c}{t}_{delay2}=T_{t2}-T_{t1}\\ t_{delay5}=T_{t4}-T_{t3}\end{array}\right.$

T_t1为透明时钟交换机接收到时钟同步报文Sync的时刻，T_t2为透明时钟交换机发送时钟同步报文Sync的时刻，T_t3为透明时钟交换机为接收延迟请求报文Delay_Req时刻，T_t4为透明时钟交换机接收延迟响应报文Delay_Resp时刻。

在第一接收时刻t₂，位于一级PTP时钟域各节点的从时钟设备以及边界时钟设备接收到所述时钟同步报文Sync；并且，所述从时钟设备以及边界时钟设备还可以接收到所述GC模块发送携带第一发送时刻t₁的Follow_UP报文，并计算得到主时钟-从时钟的延迟t_delay2；此时从时钟设备获得第一发送时刻t₁、第一接收时刻t₂和主时钟-从时钟的延迟t_delay2。

接着，所述从时钟设备可以延迟一段时间并在第二发送时刻t₃向所述GC模块发送延迟请求报文Delay_Req，所述GC模块在第二接收时刻t₄接收到所述延迟请求报文Delay_Req，并标记所述第二接收时刻t₄；并且，所述GC模块进一步向所述从时钟设备发送携带所述第二接收时刻t₄的延迟响应报文Delay_Resp，所述从时钟设备接收所述延迟响应报文Delay_Req便从所述延迟响应报文解析得到所述第二接收时刻t₄，并计算得到从时钟-主时钟的延迟t_delay5。

所述从时钟设备根据公式(1)、(2)和得同步计算公式(3)便可以计算得到主从时间偏差t_offset：

$\left\{\begin{array}{c}{t}_2-t_1=t_{offset}+t_{delay(m\→s)}\\ t_4-t_3=(-)t_{offset}+t_{delay(s\→m)}\end{array}\right.---\left(2\right)$

并且，在计算得到所述主从时间偏差t_offset之后，所述从时钟设备还可以频率补偿.设当前从时钟时间为t_s,根据下式(4)进行时间更新为新的时间t_s(new)：

t_s(new)＝t_s-t_offset(4)

上述步骤是基准主父时钟向全局网络各个节点时钟进行时钟同步的步骤，当本级局部进行PTP时钟同步时，根据最佳主时钟算法BMC得出最优时钟作为主时钟，其同步过程类似。为此避免时钟同步冲突，在各个从时钟设备的软件设计时需设立主父时钟发出同步请求时的最高优先级判断。

请参阅图5，其为本发明提供的时钟同步系统中基于Zynq平台的从时钟设备的PTP设计模块示意图。

具体地，从时钟设备可以使用ARMCortex-A9硬核的应用处理单元(APU)、参考时钟源模块、DDR3存储器、串口、时间戳标记单元、PS部分与PL部分交互的AXI互联及AXI-DMA互联、10G以太网MAC控制器、10G以太网物理编码和物理媒体附加子层(10GPCS/PMA)以及光纤模块(SFP)。并且，以光纤以太网作为传输介质，经由光纤收发器接入，通过10GPCS/PMA连接光纤模块(SFP)。其中，XGMII接口为连接10G以太网MAC控制器模块处理解析报文，应用处理器通过互联总线与及DMA与其进行通信。

其中，所述时间戳标记单元采用可编程逻辑设计，其可以包括频率补偿模块，并且位于XGMII层，所述时间戳标记单元可以一方面为其PCS/PMA标记时间戳提供时钟输入，且另一方面对应用处理器计算后的频率补偿值进行频率补偿。

所述频率补偿单元可以包括p-bit时钟计数器、q-bit累加器和r-bit加数计数器，同时还可以含有保存计算所需的时间寄存器。在每个晶振周期，所述累加器与频率补偿寄存器的FreqCompValue相加，并将结果保存到所述累加器，如果所述累加器发生溢出，则所述时钟计数器增加一个增量，这个增量就是频率补偿时钟的分辨率，否则所述时钟计数器的时钟计数值保持不变。

其中，分频比DivRatio与时钟计数频率FreqClk，时钟源频率FreqOsc以及初始频率补偿值FreqCompValue关系如下：

$\left\{\begin{array}{c}DivRatio=FreqOsc/Freqclk\\ FreqCompValue=2^q/DivRatio\end{array}\right.---\left(5\right)$

在所述频率补偿单元中，p、q和r的取值可以为p＝64、r＝q＝32，所述时钟源频率FreqOsc可来自于内部时钟产生器产生FreqOsc＝1000MHz，所述时钟计数频率FreqClk可以为250MHz；所述p-bit时钟计数器的高32位为秒域，低32位为纳秒域的计数增量为4，计满109就清零，同时向高32位的秒域进位。

所述频率补偿单元的频率补偿值可采用以下所述的动态计算方法：

假设从时钟设备收到第n、n+1、n+2个时钟同步报文Sync时主时钟计数器的计数值分别为Mn、Mn+1、Mn+2，而从时钟计数器的计数值分别为N_n、N_n+1、N_n+2；

由于主时钟周期性发送Sync报文，则有：

$\left\{\begin{array}{c}{M}_{n+2}=M_{n+1}+(M_{n+1}-M_n)\\ N_{n+2}=N_{n+1}+(N_{n+1}-N_n)\end{array}\right.---\left(6\right)$

如果要使N_n+2＝M_n+2，则从时钟设备到第n+1到第n+2个时钟同步报文Sync之间的时间段，从时钟设备的时钟计数器值增量为M_n+2-N_n+1，这个增量比原来从时钟的增量(N_n+1-N_n)增加2*(M_n+1-N_n+1)-(M_n-N_n)，即2*Offset_n+1-Offset_n。因此FreqCompValue的调节增量为：

FreqCompValue'＝FreqCompValue/(N_n+1-N_n)*(2*Offset_n+1-Offset_n)(7)

因(N_n+1-N_n)、FreqCompValue值很大，则FreqCompValue/(N_n+1-N_n)值变化很小，可视为常数k，其值可根据式(7)和设定的同步周期进行计算。因此，为节省计算开销可以下式计算频率补偿值的增量：

FreqCompValue'＝k*(2*Offset_n+1-Offset_n)(8)

新的频率补偿值为：

FreqCompValue＝FreqCompValue+FreqCompValue'(9)

图6为本发明提供的时钟同步系统基于Zynq平台的主从时钟设备同步结果的参考示意图，采用C++编写的串口上位机。如图6所示，以纳秒(ns)为单位，可以看出对于masteroffset一栏的数据主要集中在100ns以内,其中正值表示超前，负值表示滞后。

综上所述，本发明提供的基于SOPC组网的亚微秒级时钟同步方法及系统，基于Zynq平台设计的IEEE1588时钟同步技术方案，在对整体架构同步方案进行描述的同时也在微观上各节点的基于Zynq平台的PTP设计做了详细说明，以及对于时钟同步的误差问题做了应有处理。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种基于SOPC组网的亚微秒级时钟同步方法，其特征在于，所述时钟同步方法包括：

远程基准主父时钟与来自外部GPS时钟或北斗系统时钟的世界协调时UTC进行同步；

本地一级PTP域各节点通过支持透明时钟功能的网络交换设备与远程基准主父时钟进行同步；

每个基于Zynq平台的从时钟设备支持IEEE1588v2协议以及千兆以太网，接收来本级网络的最优主时钟进行时间同步和频率同步；

下级PTP域通过边界时钟与主父时钟同步时，经由上级主时钟进行时钟同步，本级PTP域掌握自主时钟同步控制权期间，通过最佳主时钟算法选出最佳主时钟作为本级网络的主时钟。

2.根据权利要求1所述的时钟同步方法，其特征在于：所述边界时钟与所述主父时钟同步时，经由上级主时钟进行同步，再进入下一级PTP域的各节点进行时钟同步；并且，在本级PTP域自主控制时钟同步期间，通过最佳主时钟算法BMC选出最佳主时钟。

3.根据权利要求2所述的时钟同步方法，其特征在于：对于时间同步精度相对要求较低的下一级PTP域，其初始主时钟来自与上一级主时钟同步的边界时钟通过BMC产生；本级PTP域在一定时间内，自主控制时间同步请求频率，其主时钟在本级PTP域各节点设备进行BMC抉择，但其边界时钟需定时进行与上级主时钟进行同步，以保证本PTP域的绝对时间同步在预设误差范围内。

4.根据权利要求1所述时钟同步方法，其特征在于：每个从节点设备接收主设备发来的PTP消息报文分为事件消息报文和普通消息报文，其中，所述从节点设备在接收或者发送所述事件消息报文时应标记时间戳，而在接收到所述普通消息报文时则不需标记时间戳，并且在MAC与PHY层之间的XGMII层进行时间标记。

5.根据权利要求1所述时钟同步方法，其特征在于：主时钟设备向PTP域以多播形式发送时钟同步报文，并标记第一发送时间戳t₁，并发送携带由所述第一发送时间戳t₁的跟随报文给从时钟设备；从时钟设备接收到所述时间同步报文时标记第一接收时间戳t₂，并延迟一段时间再向主时钟设备发送延迟请求报文并记录第二发送时间戳t₃；主时钟设备收到所述延迟请求报文时记录第二接收时间戳t₄，并向从时钟设备返回携带所述第二接收时间戳t₄的延时响应报文；其中，上述报文由透明时钟计算经过每个网络交换设备的驻留时间，并将其填充到校正域字段CF，从时钟设备已获得有效时间按照同步计算公式进行同步，同时也根据频率偏差计算公式进行频率补偿修正。

6.一种基于SOPC组网的亚微秒级时钟同步系统，采用如权利要求1至5中任一项所述的时钟同步方法进行时钟同步，其特征在于，所述时钟同步系统的主父时钟包括GPS接收器、GPS解析预处理单元、时间输入单元、本地时间控制单元、时间戳标记单元、光纤模块、本地恒温晶振、PS部分和PL部分交互的AXI互联和AXI-DMA互联、10G以太网MAC控制器、10G以太网物理编码和物理媒体附加子层(PCS/PMA)、应用处理器和DDR3存储器。

7.如权利要求6所述的时钟同步系统，其特征在于，所述GPS接收器接收来自GPS的世界协调时UTC时间报文，所述GPS解析预处理单元判断所述UTC时间报文是否接收正常，并在接收正常时从所述UTC时间报文解析出UTC时间，并且通过所述时间输入单元将所述UTC时间信息输送给所述本地时间控制单元；所述本地时间控制单元在接收到所述UTC时间报文时立即产生中断并开始计时，将所述UTC时间报文接收处理完成所用时间累加作为所述主父时钟的本地系统时间；在UTC时间报文接收出现异常时使用所述主父时钟的本地时间控制计数器对所述本地恒温晶振进行计数维持本地时间，并且，经过所述本地时间控制单元仲裁出有效时间输出给所述时间戳标记单元；

所述时间戳标记单元基于IEEE1588协议标记时间戳，并通过所述光纤模块进行差分信号传输；所述10G以太网物理编码和物理媒体附加子层解析处理同步报文，其所需的时间信息由所述时间戳标记单元处理好的时间提供；另外，所述应用处理器通过AXI互联对其进行寄存器控制，并通过AXIDMA及互联与DDR3存储器进行数据流交互。

8.如权利要求6所述的时钟同步系统，其特征在于，所述透明时钟除了具有普通的桥、路由器或中继器转发报文功能外，对于PTP事件消息，驻留时间桥还用于测量PTP事件消息穿过所述透明时钟的驻留时间，并把所述驻留时间填充到PTP报文的特定字段并跟随报文一起转发到下一跳。

9.如权利要求6所述的时钟同步系统，其特征在于，还包括备用主父时钟，所述备用时钟和所述主父时钟共用同一GPS接收器并使用同一时间源；其中，所述备用时钟和所述主父时钟是相对的，在初始使用所述主父时钟，两者也隔相对较长一段时间进行时钟状态BMC比较切换，所述时钟同步系统选择较优时钟作为主父时钟作为基准时钟；所述备用时钟还用于在所述主父时钟出现故障时作为基准主父时钟，且在所述备用时钟和所述主父时钟出现故障时一级PTP域通过BMC选取最佳主时钟充当基准主父时钟，使整个网络达到相对时间同步。

10.一种基于SOPC组网的亚微秒级时钟同步系统，采用如权利要求1至5中任一项所述的时钟同步方法进行时钟同步，其特征在于，所述基于Zynq平台的节点设备的PTP软硬件系统设计包括应用处理单元、参考时钟源模块、DDR3存储器、时间戳标记单元、时钟频率补偿模块，光纤模块、PS部分与PL部分交互的AXI互联及AXI-DMA互联、10G以太网MAC控制器和10G以太网物理编码和物理媒体附加子层；其中，所述时间戳标记单元使用可编程逻辑实现，嵌在收发器PHY层与MAC之间的XGMII层，具体为所述10G以太网物理编码和物理媒体附加子层，采用64位计数器，高32位为秒域，低30位为纳秒域，30～31bit保留；所述时间戳标记单元的时钟输入由外部时钟产生，在需使用PL逻辑实现同步计算时，在10G以太网物理编码和物理媒体附加子层所标记的单独分离的时间输出端口进行逻辑设计，同时支持带内时间传输给所述应用处理器进行计算，所述应用处理器经过频率补偿计算后再反馈到所述时间戳标记单元纠正计时频率。