CN105390583A - 白光倒装芯片及其制备方法 - Google Patents
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Abstract
本发明涉及一种白光倒装芯片及其制备方法，包括衬底，其特征是：在所述衬底的下表面设置GaN外延层，在GaN外延层上刻蚀形成台阶，在上层台阶上设置ITO膜，在ITO膜和下层台阶的表面上分别设置芯片电极；在所述GaN外延层的侧面、GaN外延层下表面暴露的区域、ITO膜的侧面以及ITO膜下表面暴露的区域设置高反射DBR层。所述高反射DBR层由SiO2和TiO2两种材料交替而成，交替层数为30～33层，高反射DBR层5的厚度为1.5～2.0μm。所述衬底采用掺杂荧光粉的蓝宝石衬底。本发明所述白光倒装芯片及其制备方法，无需额外的荧光粉胶体，直接将荧光粉掺杂在蓝宝石晶体内部，同时在芯片外延层周围覆盖高反射率的DBR结构，具有光色一致性好，发光效率高，焊接可靠性高等优点。
Description
技术领域
本发明涉及一种白光倒装芯片及其制备方法，属于半导体技术领域。
背景技术
近年来，发光二极管（LED）成为最受重视的光源技术，其中LED倒装芯片技术成为热点之一。与正装芯片相比，LED倒装产品具有低电压、高亮度、高可靠性、高饱和电流密度等特点，具有极佳的发展前景。
随着LED产业不断追求越来越小的封装体积，针对倒装芯片的CSP（chipscalepackage，芯片级封装）技术蓬勃发展。业界将CSP技术定义为封装体积与LED芯片相同，或是封装体积不大于LED芯片的20%，且功能完整的封装元件。倒装芯片CSP技术不需要额外的次级基板或支架，直接将倒装芯片贴合于载板上。CSP提供高封装密度，结合SMD（SurfaceMountedDevices表面贴装器件）相当适用于高速但同时追求低成本的自动贴片制程。
图1是现有倒装芯片结构示意图。制作时，首先在蓝宝石衬底1a上制作GaN外延层2a，然后通过ICP（感应耦合等离子体刻蚀）将台阶刻出，使n-GaN暴露，再在p-GaN上制作高反射的p型接触3a，通常是ITO和银金属层。然后制作芯片电极5a，最后在CSP封装时，于蓝宝石衬底1a上面涂覆一层荧光粉4a。使用时蓝宝石衬底1a朝上，将芯片电极5a焊接在电路基板上，芯片出射的蓝光及荧光粉激发后复合成白光。
现有倒装芯片及其CSP技术有如下不足：
第一，荧光粉表面涂布，在生产时易产生芯片内及芯片间厚度不一致，导致不同芯片的白光色坐标偏移；同时，倒装芯片长时间使用时，荧光粉胶体易受环境影响（如水汽或硫化），导致荧光粉胶体黄化，激发性能衰减，影响使用寿命；
第二，芯片外延层周围无荧光粉覆盖，导致侧壁漏蓝光；
第三，芯片外延层周围缺乏绝缘保护，在芯片焊接过程中，易导致漏电甚至死灯。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种白光倒装芯片及其制备方法，光色一致性好，发光效率高，焊接可靠性高。
按照本发明提供的技术方案，所述白光倒装芯片，包括衬底，其特征是：在所述衬底的下表面设置GaN外延层，在GaN外延层上刻蚀形成台阶，在上层台阶上设置ITO膜，在ITO膜和下层台阶的表面上分别设置芯片电极；在所述GaN外延层的侧面、GaN外延层下表面暴露的区域、ITO膜的侧面以及ITO膜下表面暴露的区域设置高反射DBR层。
进一步的，所述高反射DBR层由SiO2和TiO2两种材料交替而成，交替层数为30～33层，高反射DBR层5的厚度为1.5～2.0μm。
进一步的，所述衬底采用掺杂荧光粉的蓝宝石衬底。
所述白光倒装芯片的制备方法，其特征，包括以下步骤：
（1）将荧光粉与高纯氧化铝粉末混合，经蓝宝石拉晶炉制作得到掺杂荧光粉的蓝宝石晶锭，然后加工成掺杂荧光粉的蓝宝石衬底；
（2）在蓝宝石衬底上制作GaN外延层；
（3）在GaN外延层上刻蚀出台阶，并于上层台阶的表面制作ITO膜；
（4）将芯片切割道内的GaN外延层深沟刻蚀至蓝宝石衬底的下表面，然后制作高反射DBR层，高反射DBR层覆盖GaN外延层的侧面、GaN外延层下表面暴露的区域、ITO膜的侧面以及ITO膜下表面暴露的区域；
（5）最后在ITO膜下表面和下层台阶的表面制作芯片电极。
进一步的，所述荧光粉采用Ce或YAG。
进一步的，所述蓝宝石衬底中荧光粉的掺杂质量比为10～20%。
本发明所述白光倒装芯片及其制备方法，无需额外的荧光粉胶体，直接将荧光粉掺杂在蓝宝石晶体内部，同时在芯片外延层周围覆盖高反射率的DBR结构，具有光色一致性好，发光效率高，焊接可靠性高等优点。
附图说明
图1为现有倒装芯片结构示意图。
图2为本发明所述白光倒装芯片的结构示意图。
具体实施方式
下面结合具体附图对本发明作进一步说明。
如图2所示：本发明所述白光倒装芯片包括衬底1、GaN外延层2、ITO膜3、芯片电极4、高反射DBR层5等。
如图2所示，本发明包括衬底1，衬底1采用掺杂荧光粉的蓝宝石衬底，在衬底1的下表面设置GaN外延层2，在GaN外延层2上刻蚀形成台阶，在上层台阶上设置ITO膜3，在ITO膜3和下层台阶的表面上分别设置芯片电极4；在所述GaN外延层2的侧面、GaN外延层2下表面暴露的区域、ITO膜3的侧面以及ITO膜3下表面暴露的区域设置高反射DBR层5。
所述高反射DBR层5由SiO2和TiO2两种材料交替而成，交替层数为30～33层，高反射DBR层5的厚度为1.5～2.0μm。
所述白光倒装芯片的制备方法，包括以下步骤：
（1）将荧光粉与高纯氧化铝粉末混合，经蓝宝石拉晶炉制作得到掺杂荧光粉的蓝宝石晶锭，然后经现有常规工艺加工成掺杂荧光粉的蓝宝石衬底；所述荧光粉可以采用Ce或YAG（钇铝石榴石的简称，化学式为Y3Al5O12）；所述蓝宝石衬底中荧光粉的掺杂质量比为10～20%；
（2）在蓝宝石衬底上经由MOCVD（金属有机化合物化学气相沉淀）工艺制作GaN外延层2；
（3）在GaN外延层2上经ICP工艺刻蚀出台阶，并于上层台阶的表面制作ITO膜3；
（4）将芯片切割道内的GaN外延层2经ICP深沟刻蚀至蓝宝石衬底1的下表面，然后制作高反射DBR层5，高反射DBR层5覆盖GaN外延层2的侧面、GaN外延层2下表面暴露的区域、ITO膜3的侧面以及ITO膜3下表面暴露的区域；
（5）最后在ITO膜3下表面和下层台阶的表面制作芯片电极4。
本发明的设计原理：
（1）传统芯片使用时表面需涂覆掺有荧光粉的胶体，本发明中荧光粉被直接掺入蓝宝石晶体中，具以如下优点：
a、光衰小寿命高：荧光粉的胶体在使用中易受环境影响导致光衰，本发明中荧光粉在蓝宝石内部，不受任何环境影响，大大提升使用寿命；
b、光色一致性好：传统荧光粉胶体涂布时，胶体具有一定流动性，芯片内和芯片间的厚度无法准确一致，导致蓝光芯片封装后，其白光色坐标必有偏移，不得不再增加一道白光的分选；本发明中芯片的蓝宝石厚度在研磨过程中，可精确控制在±3μm，因此芯片出射的白光均匀一致，无偏移，可省略白光分光制程，大大降低成本提高良率。
（2）传统倒装芯片的侧壁难以涂覆荧光粉，导致芯片侧壁蓝光溢出；本发明中侧壁覆有高反射DBR，对蓝光反射率在98%以上，杜绝了芯片侧壁漏蓝光，反射回的蓝光提高了正面出光效率，芯片整体亮度有效提升。
（3）传统倒装芯片的侧壁缺乏绝缘保护，一般工艺在芯片底部（p-GaN和n-GaN表面）有SiO2绝缘层，但缺乏对侧壁的有效保护，使用中焊锡易接触侧壁，导致芯片漏电甚至失效；在本发明中高反射DBR本身也是高绝缘材料，通过深沟刻蚀至蓝宝石后覆盖，将芯片侧壁完全包裹起来，杜绝了焊接过程中焊锡攀爬导致漏电的可能性，大大提升了焊接的可靠性。
Claims (6)
1.一种白光倒装芯片，包括衬底（1），其特征是：在所述衬底（1）的下表面设置GaN外延层（2），在GaN外延层（2）上刻蚀形成台阶，在上层台阶上设置ITO膜（3），在ITO膜（3）和下层台阶的表面上分别设置芯片电极（4）；在所述GaN外延层（2）的侧面、GaN外延层（2）下表面暴露的区域、ITO膜（3）的侧面以及ITO膜（3）下表面暴露的区域设置高反射DBR层（5）。
2.如权利要求1所述的白光倒装芯片，其特征是：所述高反射DBR层（5）由SiO2和TiO2两种材料交替而成，交替层数为30～33层，高反射DBR层5的厚度为1.5～2.0μm。
3.如权利要求1所述的白光倒装芯片，其特征是：所述衬底（1）采用掺杂荧光粉的蓝宝石衬底。
4.一种白光倒装芯片的制备方法，其特征，包括以下步骤：
（1）将荧光粉与高纯氧化铝粉末混合，经蓝宝石拉晶炉制作得到掺杂荧光粉的蓝宝石晶锭，然后加工成掺杂荧光粉的蓝宝石衬底；
（2）在蓝宝石衬底上制作GaN外延层（2）；
（3）在GaN外延层（2）上刻蚀出台阶，并于上层台阶的表面制作ITO膜（3）；
（4）将芯片切割道内的GaN外延层（2）深沟刻蚀至蓝宝石衬底（1）的下表面，然后制作高反射DBR层（5），高反射DBR层（5）覆盖GaN外延层（2）的侧面、GaN外延层（2）下表面暴露的区域、ITO膜（3）的侧面以及ITO膜（3）下表面暴露的区域；
（5）最后在ITO膜（3）下表面和下层台阶的表面制作芯片电极（4）。
5.如权利要求4所述的白光倒装芯片的制备方法，其特征是：所述荧光粉采用Ce或YAG。
6.如权利要求4所述的白光倒装芯片的制备方法，其特征是：所述蓝宝石衬底中荧光粉的掺杂质量比为10～20%。
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160309 |
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| RJ01 | Rejection of invention patent application after publication |