CN105119370A - 降低芯片系统功耗的方法、装置及智能变电站调试仪 - Google Patents

Abstract

本发明公开了降低芯片系统功耗的方法、装置及智能变电站调试仪，所述降低芯片系统功耗的方法，用于降低芯片系统的功耗，所述芯片系统包括至少两片建立通信链路的芯片，包括步骤：监测芯片系统接收的数据，判断芯片系统中各芯片的工作状态；根据所述工作状态，控制各芯片的系统时钟，和/或，调整芯片上相关端口的工作状态；所述系统时钟为频率可变的动态系统时钟，所述动态时钟的频率与其工作状态相适应。并公开了相应的装置，以及使用该装置的智能变电站调试仪。本发明能有效降低多芯片系统的功耗。

Description

降低芯片系统功耗的方法、装置及智能变电站调试仪

技术领域

本发明属于芯片技术，涉及芯片功耗降低方法、装置，以及使用上述方法、装置所实现的便携式设备，尤其是智能变电站调试系统。

背景技术

智能变电站是智能电网的重要基础和支撑,对于智能化变电站而言，由于一次设备信号变换、信号采集、控制方式，以及信号传输、全站通信网络模型等方面均发生了较大变化，常规变电站运维技术与调试设备已不能满足智能变电站的发展需求。智能变电站调试中，传统二次回路已不存在，只需测量数字信号正确与否，减少了现场试验工作量，但是增加了各种基于IEC61850标准的IED的试验内容，包括对象模型、通信模型及服务模型的测试。对包括继电保护设备、合并单元、智能终端、通信系统、时间同步系统等在内的智能变电站IED设备和变电站监控系统的调试与运行维护都是新的和重要的发展方向。因此，为了满足上述工作的需要，迫切需要开发便携式智能变电站调试仪。

包括便携式智能变电站调试仪在内的调试仪，为了增加调试仪的续航能力，降低仪器硬件上的功耗是重要手段之一。传统的基于FPGA+DSP芯片的产品设计完成后，其功耗是固定的，从而导致其功耗不能有效降低。对于这类设备中，FPGA和DSP正常工作中的功耗包括：

FPGA芯片的功耗主要包括：浪涌功耗——当基于SRAM的FPGA芯片通电时，就会引起电流尖峰，这是因为易失性SRAM晶体管最初的逻辑状态不确定。这种电流就是浪涌电流，并且为数百毫安级。基于Flash的FPGA由于采用了“上电即写入（LAPU）”的配置方式，因此浪涌功耗非常小。配置功耗——配置功耗发生在SRAMFPGA芯片写入程序的时候，这个时候系统加电启动并从flash或者EEPROM存储器中下载比特流数据。通常配置时间为几百毫秒，并且电流强度为数百毫安。后编程静态功耗——该功耗是由于FPGA芯片上大量的晶体管在器件没有进行任何工作时也会出现少量的漏电流。这种漏电流在采用深亚微米技术制造的器件中占到了功耗量的很大一部分。而基于Flash的FPGA芯片不需要任何“保持电流”来维持配置数据，因此与其他任何类型的FPGA芯片相比，其静态功耗都是最低的。动态功耗——该功耗是器件正在工作的时候逻辑单元的开关电流引起的。动态功耗与工作电压和开关频率成正比；但是如何在不影响芯片工作性能的前提下，控制好其开关频率是一个棘手的问题，尤其是，如何根据其工作情况，动态、合理地控制其开关频率更是一个悬而未决的难题。

而DSP芯片工作中的功耗包括：动态功耗－当逻辑门发生逻辑状态转换并产生内部结点充电所需的开关电流以及P通道及N通道同时暂态开启引起直通电流时，就会出现动态功耗，其可通过公式（其中，C_pd为动态电容，F为开关频率，V_cc为电源电压。其中动态功耗与开关频率呈线性关系）估算其近似值。静态功耗－由于CMOS晶体管存在的各种泄漏造成。端口外设功耗－例如：I²C，UART,RTC,SPI,EMIFA,USB等模块的启用，也会增加DSP的功耗。

正如述所述，由于芯片的部分功耗是芯片本身的结构特性所决定的，无法通过外在的技术手段所改变，因此，作为基于FPGA+DSP芯片系统所设计的便携仪器，对芯片动态功耗的控制成为具体应用中实现降低其功耗的可行手段；但是如何实现相应的功耗控制也没有得到有效解决。

此外，由于FPGA和DSP正在越来越广泛地应用于智能手机、媒体播放器、游戏机、卫星导航设备以及数码相机/摄像机等便携式设备当中，对于便携式消费电子设备以及医疗、工业，甚至军事便携设备来说，有效降低基于FPGA+DSP芯片系统的功耗对于提升便携设备的性能和续航能力，实现其更佳广泛的应用奠定基础；因此，有效解决FPGA+DSP芯片系统的功耗问题，即是现在没有有效解决的技术难题，也具有广泛的应用需求，具有较大的研究价值和实践意义。

发明内容

针对上述不足，本发明所要解决的技术问题在于提供一种能够降低芯片系统功耗的方法，装置；进一步地，实现降低基于FPGA+DSP芯片系统的动态功耗方法、装置。

以及，应用所述降低芯片系统功耗的方法、装置所实现的智能变电站调试仪器。

为了上述目的，本发明的技术思想是，为了降低两个以上芯片构成的芯片系统的功耗，通过各个芯片之间的数据信息予以交换，相互控制对方的工作，以保证使用芯片系统的设备在整个工作过程中达到最优功耗。

本发明所采用技术方案包括：

一种降低芯片系统功耗的方法，用于降低芯片系统的功耗，所述芯片系统包括至少两片建立通信链路的芯片，包括步骤：

（1）监测芯片系统接收的数据，判断芯片系统中各芯片的工作状态；

（2）根据所述工作状态，控制各芯片的系统时钟，和/或，调整芯片上相关端口的工作状态；所述系统时钟为频率可变的动态系统时钟，所述动态时钟的频率与其工作状态相适应。

所述方法具体包括，

第一芯片收到第一数据，并进行解析；

第一芯片根据所述数据情况，确定第二芯片的工作状态，控制第一芯片的系统时钟频率，关闭不需要工作的模块；

第一芯片根据拟发送第二芯片的数据，确定第二芯片的工作状态，并生成提供给第二芯片的时钟，并将时钟信号发送到第二芯片；第二芯片获得时钟信号，作为第二芯片的系统时钟，控制DSP工作；

第一芯片将相关数据发送到第二芯片，第二芯片收到数据，根据所述数据情况，关闭第二芯片连接的不使用的外设，将其自动调节为空闲状态；

第二芯片处理数据；完成数据处理后第二芯片自动进入空闲状态。

优选地，具体包括，

第二芯片收到第二数据，并进行解析；

第二芯片将数据发送到第一芯片，第一芯片收到数据，根据所述数据情况，确定第二芯片的工作状态，控制第一芯片的系统时钟频率，关闭不需要工作的模块；

第一芯片根据收到的数据确定第二芯片的工作状态，并生成提供给第二芯片的时钟，并将时钟信号发送到第二芯片；第二芯片获得时钟信号，作为第二芯片的系统时钟，控制DSP工作；

第二芯片关闭第二芯片连接的不使用的外设，将其自动调节为空闲状态；

第二芯片处理数据；

完成数据处理后第二芯片自动进入空闲状态。

优选地，所述第一芯片连接一晶振，所述晶振为第一芯片提供一基准信号；所述第一芯片的系统时钟频率和送到第二芯片的时钟信号的频率均由第一芯片根据所述晶振提供的基准信号进行分频、或倍频产生。

优选地，分别根据芯片系统不同芯片的性能需求，预设多个等级，在不同的工作状态下，向不同芯片提供不同频率的时钟信号作为其系统时钟、工作时钟。

优选地，为所述第一芯片预设的时钟频率包括0MHz、10MHz、100MHz；为所述第二芯片预设的时钟频率包括2MHz、12MHz、24MHz。

一种低功耗装置，包括多芯片系统，所述多芯片系统包括建立通信链路的第一芯片、第二芯片及其外围电路，以及一与所述第一芯片连接的晶振，所述晶振为所述第一芯片提供基准信号；所述第一芯片根据所述基准信号产生自身的动态系统时钟，以及为第二芯片提供动态时钟信号；

所述第一芯片包括数据采集单元、数据解析单元、数据监测单元、数据接收单元、数据发送单元、时钟控制单元、时钟生成单元；其中：

数据采集单元，采集获得所述端口接收并到第一芯片的数据；所示数据采集单元包括时序电路，为第一数据端口的工作提供相应频率的时钟信号，所述时钟信号符合相应的数据采集需要；每个数据端口分别对应不同的数据采集单元；

数据解析单元，对时序电路转送来的数据进行解析，以便于第一芯片进行处理；

数据监测单元，对第一芯片所接收的数据进行监测，所述数据包括来源于数据解析单元、数据接收单元所收到的数据；

数据接收单元，与第二芯片的TXD连接，接收第二芯片通过TXD送来的数据；

数据发送单元，与第二芯片的RXD连接，通过RXD向第二芯片发送数据；

时钟控制单元，用于根据芯片的工作状态控制时钟生成单元产生不同频率的时钟信号，即控制时钟生成单元生成相应的动态时钟；

时钟生成单元，用于生成动态时钟，对外提供给第二芯片，对内提供给第一芯片，作为其系统时钟；对外与第二芯片的CLK连接；在时钟控制单元的控制下，基于外部晶振生成相应频率的时钟信号，并分别提供给第一芯片、第二芯片，分别作为其系统时钟；包括分别向时序电路发送相应频率的时钟信号；

所述第二芯片包括数据发送模块、数据采集单元、时钟接收模块、端口控制模块；其中：

数据发送模块，与第二芯片的TXD相连，向第一芯片发送数据；

数据采集单元，与第二芯片的RXD相连，接收第一芯片发送来的数据；

时钟接收模块，与第二芯片的CLK相连，接收来自第一芯片上时钟生成单元送来的时钟信号，所述时钟信号作为第二芯片的系统时钟；

端口控制模块，控制第二数据端口的工作状态，包括启动和关闭所述第二数据端口。

智能变电站调试仪，包括，建立通信连接的第一芯片、第二芯片构成的芯片系统，以及前端数据采集单元，所述前端数据采集单元与所述第一芯片连接，所述芯片系统采用上述的低功耗装置。

优选地，所述第一芯片为FPGA芯片，第二芯片为DSP芯片，所述芯片间建立双口RAM及串口通信链路；

所述的FPGA芯片用于数据的采集，DSP芯片用于数字信号的处理；所述FPGA芯片通过内部的时序电路连接前端数据采集单元，所述前端数据采集单元包括采样口5组光以太网口、1组电以太网口，1组B码接口等端口，每个接口（端口）连接一时序电路；所述端口采用61580协议与合并器连接，采集获取智能变电站网络报文数据，并送到FPGA芯片；

FPGA与DSP采用串口和双口RAM建立双向通讯连接，实现二者的数据交换；

所示DSP进行数据信息的处理，DSP连接USB接口、网口（如RJ45接口）、外接串口、液晶触摸屏，液晶触摸屏通过人机界面实现人机交互信息的收发，实现人机交互。

优选地，所述B码接口用于获得智能变电站的时钟同步信号；

USB接口用于同外部存储U盘进行数据交换；

网口用于连接电脑的网络接口，与电脑进行基于TCP/IP协议的数据交换；

外接串口，其9芯中的第2,3,5芯同电脑连接，与电脑进行基于串口协议的数据交换；外接串口的其余芯线用于进行测试功能的扩展。

本发明能根据芯片系统的运行情况，实时调整芯片系统（两片及两片以上芯片及其外围电路构成的多芯片系统）的功耗，在保障芯片系统性能的前提下，有效降低芯片系统的整体功耗，尤其是芯片系统的动态功耗。进一步地，为了更好地说明本发明，在下述将结合具体实施方式对本发明的有效效果等进行相应的具体阐述和说明。

附图说明

为了更清楚地描述本发明所涉及的相关技术方案，下面将其涉及的附图予以简单说明，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1本发明低功耗装置的结构示意图；

图2本发明低功耗装置的具体实现方式的硬件结构框图；

图3图2所示低功耗装置中FPGA(作为第一芯片)接收数据时的工作流程图；

图4图2所示低功耗装置中DSP(作为第二芯片)接收数据时的工作流程图；

图5应用上述低功耗装置的便携式智能变电站调试仪结构框图；

图6本发明运行流程简图；

图7前端数据采集单元第一实施例的电路原理图（光以太网接口）；

图8前端数据采集单元第二实施例的电路原理图（光以太网接口）；

图9前端数据采集单元第三实施例的电路原理图（B码接口）；

图10前端数据采集单元第四实施例的电路原理图（电以太网接口）；

图11FPGA芯片处于100MHz时钟时的功耗情况的QuartusⅡ软件仿真结果；

图12FPGA芯片时钟关闭时（前端数据采集单元全部端口）的功耗情况的QuartusⅡ软件仿真结果；

图13不同数量的端口工作时FPGA芯片的功耗曲线图；

图14不同状态下DSP芯片功耗曲线图。

所述电路原理图中的阿拉伯数字是相应芯片或模块的引脚（管脚）编号，作为本领域技术人员的常识，一般而言，每一芯片或模块的引脚（管脚）都是采用阿拉伯数字进行编号，以至于在附图中不同芯片或模块上出现了同样的数字，而表示不同的引脚（管脚），但是所述标引不会引起本领域技术人员的误解，因此所述标引是清楚的。

具体实施方式

为了便于本领域的技术人员对本发明的进一步理解，并清楚地认识本申请所记载的技术方案，完整、充分地公开本发明的相关技术内容，下面结合附图对本发明的具体实施方式进行详细的描述，显而易见地，所描述的具体实施方式仅仅以列举方式给出了本发明的一部分实施例，用于帮助理解本发明及其核心思想。

鉴于实施例难以穷尽列举，因此，基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，和/或在不背离本发明精神及其实质的情况下，即使对各个步骤的执行顺序（和/或各个部分的连接关系、结构）进行了改变，以及根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明保护的范围。

本发明涉及的相关术语定义或补充说明如下：

FPGA（Field－ProgrammableGateArray，即现场可编程门阵列），它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。构建上述现场可编程门阵列的微电路称为FPGA芯片，为了简化描述，在本申请文件中，如果没有特别指明的情况下，所述的FPGA即指FPGA芯片。

DSP（DigitalSignalProcess,数字信号处理），是将信号以数字方式表示并处理的理论和技术。数字信号处理与模拟信号处理是信号处理的子集。实现上述数字信号处理的微电路称为DSP芯片，为了简化描述，在本申请文件中，如果没有特别指明的情况下，所述的DSP即指DSP芯片。

芯片系统，由芯片及对应的外围电路构成。本发明适合两片及两片以上芯片及其外围电路构成的多芯片系统，在本发明以FPGA芯片+DSP芯片及对应的外围电路构成的FPGA+DSP芯片系统为例进行说明，当然，本发明所公开的技术方案同样适用于其他两个及两个以上芯片及对应外围电路所构成的芯片系统。同时，鉴于与芯片对应的外围电路及其连接方式是公知的现有技术，因此，在本申请文件中没有进行阐述。此外，所述的技术方案除了适用于独立的完整芯片构成的芯片系统，基于同样的思路，还可以用于两片及两片以上芯片核封装成一整体后与对应外围电路构成的芯片系统。

RXD（ReceiveData，接收数据的引脚）、TXD（TransmitData，发送数据的引脚），CLK（系统时钟引脚）。以下附图中所示的TXD、RXD、CLK都是基于第二芯片进行的描述。

分频：将信号的频率进行降低，如将输入信号的频率降低后再输出，并提供给其他设备。

倍频：将信号的频率进行提升，如使输入信号的频率提升后再输出，并提供给其他设备。

下面结合附图以举例的方式给出本发明具体实现和应用的部分实例，由于本发明降低芯片系统功耗的方法往往需要相应的设备基础才能实现，因此，为了便于描述，将所述方法与本发明的低功耗装置、以及它们的应用智能变电站调试仪结合在一起进行阐述和说明，通过下述文字说明能够得到本发明相应部分的技术方案，以及技术方案的组合。

图1给出了基于多芯片系统（图中为两芯片系统，并以此为例进行说明，但是所述说明并非限制于只适用于两芯片系统）的低功耗装置的结构示意图，其包括由彼此建立通信连接的第一芯片、第二芯片，以及所述芯片的外围电路；与第一芯片连接的晶振。进一步地，第一数据源与第一数据端口连接，第一数据端口与第一芯片连接，实现将第一数据源的数据送到第一芯片。第二数据源通过第二数据端口与第二芯片连接，实现将第二数据源的数据送到第二芯片。

所述第一芯片包括数据采集单元（其包括时序电路）、数据解析单元、数据监测单元、数据接收单元、数据发送单元、时钟控制单元、时钟生成单元；所述第一数据端口与所述时序电路连接,所述第一芯片通过数据采集单元（其包括时序电路）接收从第一数据端口送来的数据，每一个数据端口分别与相应的时序电路连接。其中：

数据采集单元，采集获得所述端口接收并到第一芯片的数据，时序电路为第一数据端口的工作提供相应频率的时钟信号（含关闭相应的数据端口，此时时钟信号频率为0），所述时钟信号符合相应的数据采集需要。当连接有多个第一数据端口时，每个数据端口分别对应不同的数据采集单元。

数据解析单元，对时序电路转送来的数据进行解析，以便于第一芯片进行处理。

数据监测单元，对第一芯片所接收的数据进行监测，所述数据包括来源于数据解析单元、数据接收单元所收到的数据。

数据接收单元，与第二芯片的TXD连接，接收第二芯片通过TXD送来的数据。

数据发送单元，与第二芯片的RXD连接，通过RXD向第二芯片发送数据。

时钟控制单元，用于根据芯片的工作状态控制时钟生成单元产生不同频率的时钟信号，即控制时钟生成单元生成相应的动态时钟。

时钟生成单元，用于生成动态时钟，对外提供给第二芯片，对内提供给第一芯片，作为其系统时钟；对外与第二芯片的CLK连接。在时钟控制单元的控制下，基于外部晶振生成相应频率的时钟信号，并分别提供给第一芯片、第二芯片，分别作为其系统时钟；包括分别向时序电路发送相应频率的时钟信号。

所述第二芯片包括数据发送模块、数据采集单元、时钟接收模块、端口控制模块；数据发送模块通过TXD与第一芯片的数据接收单元连接，将第二芯片的相关数据发送到第一芯片；数据采集单元通过RXD与第一芯片的数据发送单元连接，将第一芯片的相关数据送达第二芯片；时钟接收模块通过CLK与第一芯片的时钟生成单元连接，接收第一芯片为第二芯片所提供的动态时钟信号，并作为第二芯片的系统时钟。其中：

数据发送模块，与第二芯片的TXD相连，向第一芯片发送数据；

数据采集单元，与第二芯片的RXD相连，接收第一芯片发送来的数据；

时钟接收模块，与第二芯片的CLK相连，接收来自第一芯片上时钟生成单元送来的时钟信号，所述时钟信号作为第二芯片的系统时钟；

端口控制模块，控制第二数据端口的工作状态，包括启动和关闭所述第二数据端口。

在多芯片系统中，对于第二芯片的功耗，可以通过控制其开关频率和端口外设来控制功耗，但是，其系统时钟频率决定了其开关频率，由于传统做法是通过外部晶振器件提供时钟频率，对于一个确定的外部晶振而言，其提供的时钟频率是固定不变的，因此，导致这部分动态功耗也是固定的，过低无法满足性能需求，过高导致能耗浪费。而本发明所公开的多芯片系统中，第二芯片的系统时钟是由第一芯片系统中的时钟生成单元来产生。可以通过控制分频/倍频因子来控制实际的时钟输出频率，将所述时钟信号提供给第二芯片。因此通过第一芯片可以控制第二芯片的动态功耗。第二芯片的端口外设根据人机交流信息合理的打开或者关闭来减少端口外设带来的功耗损失。

第一数据端口、第二数据端口分别是一个或多个，一般地，为了实现对多个数据源的数据的采集、接收或响应，第一数据端口、第二数据端口分别有多个，因此，在图2及其后附图及文字提供的实施例中，均分别采用了多个端口构成的第一数据端口集、第二数据端口集，其中所述数据端口的工况控制分别由时序电路（控制第一数据端口）、端口控制模块（控制第一数据端口）进行控制。

图2提供了图1所述技术方案的一种具体实现方式，所述的第一芯片采用FPGA芯片，所述的第二芯片采用DSP芯片，以下实现的各个具体实施例均以FPGA、DSP芯片为例进行描述。当然所述FPGA、DSP芯片也可以使用其他芯片。在本实施例中，所述的TXD、RXD可以直接采用串口来实现，串口通信具有双向数据通信的能力，因此，串口能够实现DSP和FPGA之间数据的发送和接收。在本例中，DSP芯片与FPGA芯片的PLL连接获得时钟信号，从而实现DSP芯片的系统时钟是由FPGA芯片中的PLL（PhaseLockedLoop，锁相回路）来提供。所述PLL即是前述的时钟生成单元，PLL根据晶振提供的基准信号进行倍频或分频产生不同频率的信号，作为DSP芯片、FPGA芯片的系统时钟（包括FPGA芯片的工作时钟，以及时序电路的工作时钟）。以DSP芯片为例，PLL根据FPGA芯片中数据监测单元对DSP芯片所接收数据的监测、获得的DSP芯片的工作状态和数据信息等，即时调整输出到DSP的时钟信号的频率，提供给DSP芯片，作为DSP系统时钟，实现了对其开关频率和端口外设工作状况的控制，最终实现DSP芯片系统时钟的动态调整，达到通过FPGA芯片来控制DSP芯片的动态功耗的目的。通过该技术手段，克服了现有技术中通过外部晶振器件为DSP芯片提供频率固定不变的系统时钟，而导致DSP芯片的动态功耗固定不变的缺陷。

FPGA芯片根据来自DSP的人机交流信息和FPGA接收外部的数据的快慢和/或数据的多少，合理的调节FPGA的系统时钟频率。在本发明中，只使用一个外部晶振为FPGA提供基准信号，通过FPGA的内部锁相环（即PLL，PhaseLockedLoop，锁相回路或锁相环）生成时钟信号作为FPGA内部的系统时钟（包括FPGA芯片工作时钟、时序电路时钟等），以及DSP的系统时钟。

在通常的应用中，由于FPGA芯片主要应用于数据的采集、分析、处理，因此，当其实现数据采集时，通常包括多个用于数据采集的端口，所述的第一数据端口集一般是多个数据采集端口的集合，如在后续部分实施例中使用的前端数据采集单元即包括多个数据端口。而DSP芯片一般用于数据运算、处理等，因此，所述的第二数据端口一般包括数据的输入/输出端口（含人机交互）、外部设备（外设）连接端口等。

由于其他部分在前述已经做了详尽的描述，在此不予重复，同时对于具体技术方案实现的细节和有关问题将在下述结合具体的实例进行解释和说明。此外，为了简化描述，以下的实施例等均基于图2给出的技术方案为基础进行扩展、细化而实现，当然，这并非将其限定于只能用相应的技术方案来实现，以下的实施例同样适用于其他芯片，以及采用其他类似的技术方案来实现。

图5提供了将上述技术方案应用于智能变电站调试仪（简称调试仪）的原理框图，虽然以下是本发明所提供的低功耗装置及降低芯片系统功耗的方法用于智能变电站调试仪的实施例，但是，下述实施例中所补充的技术特征，或者形成的技术方案的组合仍然可以是低功耗装置及降低芯片系统功耗的方法的组成部分或技术方案，只是在下述描述中以智能变电站调试仪为例进行说明。

在本实施例中，所述的FPGA芯片用于数据的采集，DSP芯片用于数字信号的处理，所述FPGA芯片可以采用EP4CE75F2317，DSP芯片采用OMAPL138B或DM8147。所述FPGA芯片通过内部的时序电路连接前端数据采集单元，所述采集单元包括采样口5组光以太网口（简称光口，并分别简称光口1、光口2等，如光口1表示第1组光以太网口，以下类推）、1组电以太网口，1组B码接口等端口，每个接口（端口）连接一数据采集单元（内含时序电路），上述接口（采样口）的集合（前端数据采集单元）即是前述的第一数据端口集，不同的接口根据需要适用于不同的设备，并使用光纤连接。上述端口采用61580协议与合并器连接，采集获取智能变电站网络报文数据，并送到FPGA芯片。智能变电站网络报文数据由合并器采集发电站出来的一次设备数据按61850（光纤）协议组织后发到上述接口。其中，B码接口用于获得智能变电站的时钟同步信号，使得本调试仪与智能变电站的时钟进行同步。FPGA与DSP采用串口和双口RAM建立双向通讯连接，实现二者的数据交换。DSP进行数据信息的处理，DSP连接USB接口、网口（如RJ45接口）、外接串口、液晶触摸屏，液晶触摸屏通过人机界面实现人机交互信息的收发，实现人机交互。USB接口用于同外部存储U盘进行数据交换，如数据备份存储、备份数据导入等。网口连接电脑的网络接口，主要用于同电脑连接，进行基于TCP/IP协议的数据交换。外接串口，其9芯中的第2,3,5芯同电脑连接，进行基于串口协议的数据交换；外接串口的其余芯线用于连接外部扩展盒，以进行测试功能的扩展，比如：用于开关量输入，极性测试，秒脉冲输入/输出等。

如果在使用过程中调试仪只有1个光口在工作，按照传统设计上就会5组光以太网、1组电以太网口，1个串口接口，B码接口和USB接口等都将同时打开并工作在固定的时钟频率。而工作时，往往只有一组光以太网处于工作状态，这样造成了4组光以太网口、1组电以太网口，1个串口接口，B码接口和USB接口等的功耗浪费。此外，由于接收的数据与芯片系统的工作时钟频率的关系等也可影响芯片系统的功耗。为了节约上述能量，本发明通过FPGA与DSP（当然也可以是其他两块芯片）之间的数据和信息的交换，相互控制对方来实现动态调整芯片系统的功耗，从而保证仪器在整个工作过程中达到最优功耗。

1：FPGA(EP4CE75F2317)和DSP(OMAP_138)芯片间，提供串口通信电路。

2：由FPGA逻辑器件产生时钟直接接入DSP芯片的时钟引脚。

3：对外接口包括5组光以太网、1组电以太网口，B码接口和USB接口。5组光以太网，1组电以太网口接入FPGA作为GOOSE和SMV报文数据采集，B码接口接入FPGA作为秒脉冲对时。而USB接口接入DSP作为与外部存储通信(U盘)。

4：提供1个网口，1个串口接口，网口属于RJ45接口用于数据传输。液晶触摸屏做人机交流。液晶触摸屏做人机交流。网口RJ45接口，串口用于DSP芯片和PC机数据传输，调试和程序下载。

上述以外的其他部分的彼此连接关系如前所述，此处不在冗述。

上述的5组光以太网口中的1-4组为相同的接口，其采用图7所提供的电路来实现，U22是用于连接光纤的接口，采用TPS2061。芯片PHY是以太网转换芯片KS8721SL，SFP（即U24）是光模块接收/发送器。FPGA连接PHY芯片引脚5、6、9作以太网数据接收(RMII)，引脚16、17、18作以太网数据发送(采用RMII)。网络报文数据通过PHY芯片引脚RX+,RX-接收光模块接收/发送器的网络报文数据。TX+,TX-发送给光模块接收/发送器，在通过光模块接收/发送器将信号发送出去。相应地，第5组以太网口采用图8提供的电路来实现，其中U34是用于连接光纤的接口，采用TPS2061。U35为GTLF8501，FPGA连接U35芯片引脚5、6、9作以太网数据接收(RMII)，引脚16、17、18作以太网数据发送。而所述的B码接口采用图9所提供的电路来实现，其芯片U41为ADG3301，FPGA连接U41芯片引脚5、6、9，用于接收时钟同步信号。所述的电以太网口采用图10所提供的电路来实现。由于上述接口可以采用公知技术实现，因此本申请中没有进行赘述。

图6提供了智能变电站调试仪的工作流程简图，以下将结合本发明的上述技术方案及有关附图对其工作过程和实现方法进行详细的说明，下述说明及公开的方法适用于本发明的其他实施例，只是在相关执行主体按照对应关系做对应的更替即可。

图3提供了FPGA+DSP芯片系统中，当FPGA芯片接收数据时实现降低芯片系统功耗方法的流程图。虽然理论上控制FPGA的开关频率可以合理的降低动态功耗，但是实践中，由于无法采用较好的方式来判断芯片的工作状态，并借此进行芯片的功耗调整，因此迄今并没有得到可以在不牺牲系统性能的前提下有效控制其开关频率的方法。由于时钟频率决定开关频率，本发明通过合理的控制时钟频率来有效的控制住FPGA的动态功耗，但是前提是有效获取芯片的工作状态。根据来自DSP的人机交流信息和FPGA接收外部的数据的快慢和/或数据的多少，来确定芯片的工作状态，从而合理的调节时钟频率。

在本发明中，只使用一个外部晶振为FPGA提供基准信号，通过FPGA的内部锁相环（即PLL，PhaseLockedLoop，锁相回路或锁相环）生成相应的时钟信号（动态时钟）分别作为FPGA内部的系统时钟（包括FPGA芯片工作时钟、时序电路时钟等），提供给DSP芯片的时钟信号（DSP芯片以该时钟信号作为其系统时钟）。

对于芯片系统的FPGA芯片而言，其工作流程具体如下：

FPGA芯片只连接一个外部晶振，通过所述晶振获得一固定频率的信号（基准信号），基于所述信号通过FPGA内部的PLL进行分频/倍频系数调整，形成不同频率的时钟信号构成动态时钟，分别作为FPGA本身的工作时钟和时序电路的时钟（统称为系统时钟）、DPS的系统时钟，FPGA中的不同时序电路根据实际情况的不同，获得不同频率的时钟控制对应的数据端口，从而进行相应的数据采集。具体应用中，为了便于实施，生成多组固定频率的时钟信号，根据不同的工作状态选择相应频率的信号作为系统时钟。本实施例中，生成3组固定频率信号（当然，如果系统复杂，可以设置更多层级的时钟信号）：

时钟一：时钟频率clk_off对应的系统时钟频率0，让时序电路处于关闭状态。

时钟二：时钟频率clk_low保持低频率1MHz（在本申请中，为了简化描述，所使用的M与MHz具有相同含义），让时序电路处于低速状态。

时钟三：时钟频率clk_high保持高频率100MHz，让时序电路处于高速状态。

上述方式把FPGA内部关于网络报文采集的时序电路时钟，数据解析单元的时钟频率分为3种情况，(1)clk_off让时序电路处于不运行状态。(2)Clk_low让时序电路处于一个相对低速时钟频率下运行。(3)clk_high让时序电路处于高速时钟频率运行。本申请中下面的举例主要说明如何选择时序电路的3种运行状态。

三种状态下，根据DSP通过液晶触摸屏收到人机交互信息和FPGA连接的前端数据采集单元收到的数据的快慢（单位时间的数据量大小），采用组合逻辑电路（即时钟控制单元的组成部分之一）进行选择。当FPGA的采样口（端口）5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组收到的数据频率低于1M，程序自动将choose置为0，choosefly置为1。这样FPGA内部收到数据的子模块时钟clk等于clk_low的低频率1M。FPGA的采样口5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组没有收到数据时，程序自动将choose置1，这样FPGA内部的所有子模块时钟clk等于clk_off处于时钟关闭状态。FPGA的采样口5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组收到的数据周期频率高于1M，程序自动将choose置为0，choosefly置为0。这样FPGA内部收到数据的子模块时钟clk等于clk_high的高频率100M。通过这3种时钟频率根据外部数据的快慢自动切换让FPGA内部的时序电路处于最优功耗。

当DSP收到人机信息将5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组的处于开启状态。DSP发送信息给FPGA，FPGA收到信息后将开启外设的子模块处于100M的高频率。将关闭外设子模块时钟频率，让这部分时序电路处于关闭状态；

例如：指令assignclk=choose?clk_off:(choosefly?clk_low:clk_high)

其中choose,choosefly选择条件由收到网络报文数据快慢和DSP发送的信息决定。

当FPGA的采样口5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组收到的数据时钟频率低于1MHz，程序自动将choose置为0，choosefly置为1。这样FPGA内部对应接口子模块时钟clk等于clk_low的低频率1MHz；

此时状态示例为：assignclk=clk_low。

FPGA的采样口5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组没有收到数据时，自动将choose置1，这样FPGA内部对应接口子模块时钟clk等于clk_off处于时钟关闭状态。由于5组光以太网、1组电以太网口，B码接口内部都具有相应的子模块，此处只描述对应的外部接口的时钟频率变化情况，不是整个工程时序电路的变化情况，下同；

此时状态示例：assignclk=clk_off。

FPGA的采样口5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组收到的数据周期频率高于1M，程序自动将choose置为0，choosefly置为0.这样FPGA内部对应接口子模块时钟clk等于clk_high的高频率100M；

此时状态示例：assignclk=clk_high

通过这3种时钟频率根据外部数据的快慢自动切换让FPGA内部的时序电路处于最优功耗。由于每个接口都分别匹配相应的3钟时钟频率，而FPGA的工作时钟是全局时钟。内面包含很多时钟频率。说明书中描述的是接口对应子模块时钟频率是全局时钟的一部分。

当DSP收到人机信息将5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组的处于开启状态。DSP发送数据给FPGA，FPGA收到信息后将开启外设的子模块处于100M的高频率。将关闭外设子模块时钟频率，让这部分时序电路处于关闭状态。用户可以通过人机界面输入开关信息，发送到FPGA，FPGA内部关闭相应接口的子模块时钟频率(关闭外设)。

FPGA的PLL生成DSP的系统时钟（即clk_dsp），为DSP提供24M，12M，2M频率的时钟信号，作为其系统时钟，时钟信号的具体选择如下：

当DSP收到人机信息将5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组的处于开启状态。DSP发送信息给FPGA，FPGA收到信息后将开启指定的外设子模块处于100M的高频率时钟。关闭没有收到开启信号的外设子模块时钟，让这部分时序电路处于关闭状态。

当5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组的处于开启状态，FPGA收到大于1M频率的报文数据或网络报文数据量大，DSP收到网络报文数据包时，反馈提供高速频率的信号后，FPGA为DSP提供24M的频率时钟。

当5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组的处于开启状态，FPGA收到小于1M频率的报文数据或网络报文数据量小，DSP收到网络报文数据包时，反馈提供低速频率的信号后，FPGA为DSP提供12M的频率时钟。

当5组光以太网、1组电以太网口，B码接口其中有任意一组或者多组的处于开启状态，FPGA没有外来报文数据，DSP没有收到网络报文数据包时，反馈提供低负荷的信号后,FPGA为DSP提供2M的频率时钟。

由于网络报文数据都是通过FPGA接收，然后转发给DSP.在本实施例中FPGA的主要功能是接收报文（数据采集），DSP做数据分析和解算和人机互动。DSP中的数据一部分来之FPGA转发，另一部分来之USB口，外部串口的数据。

通过上述方式实现DSP根据接收的报文数据的单位时间内的多少，FPGA给出匹配的时钟选择。

此外，为了更好的保障系统的运行，DSP设置2个运行状态：

(1)：关闭暂时不使用的外设，外设端口的时钟可以通过软件关闭或打开。

例如：液晶屏处于屏保状态，通信端口SPI可以用软件关闭，在外设串口不进行串口通信，USB不作数据转换和存储时，可以软件置于关闭状态。

(2)：空闲状态，可以通过执行IDLE指令将DSP置于低功耗。处于IDLE状态的DSP可被任何中断事件唤醒。例如：调试仪长时间处于空闲状态时，软件执行DSP底层IDLE指令，让DSP进入睡眠模式，进入睡眠模式的DSP可以被人机交流，外设端口，FPGA和DSP之间通信中断事件激活。

根据FPGA，DSP的自身和外设情况，进入其中的一种模式。动态调整DSP一侧的功耗。在满足功能的条件下，使DSP在正常运行中有效的控制功耗。

结合上述内容，参照图3-6所示，降低FPGA+DSP芯片系统功耗的方法具体实现如下：

FPGA收到前端数据采集单元采集的数据，并进行解析，并且，根据数据情况，工作FPGA的时钟频率，关闭暂时不需要工作的模块，具体为：

（1）：由FPGA通过端口收到网络报文数据时，包括9-2报文数据接口，GOOSE报文数据接口，60044-7/8数据接口。其中9-2和GOOSE的接口为标准100M以太网光接口，60044-7/8接口为串行光口。FPGA自动调整对应端口模块的时序电路。

(2):端口采集数据时数据采集单元进入高速状态，数据解析单元进入关闭状态。保证FPGA快速的进行网络报文数据采集，而数据解析单元没有数据进行解析进入clk_off关闭状态等待网络报文数据的到来。

当5组光以太网、1组电以太网口其中有任意一组或者多组端口有光纤线插入时，对应光模块的LOS信号由低变高，根据收到数据快慢触发FPGA对应的子模块时钟频率由clk_off关闭状态切换为clk_low低频状态或clk_high高频状态。

端口采集数据开启，对应的数据采集单元的时序电路时钟进入100M高频状态。之后如果采集的数据频率低于1M频率，选择clk_low的低频采集（工作时钟信号频率为1M）。高于1M频率处于clk_high高频采集（工作时钟信号频率为100M）。没有数据则选择clk_off关闭状态（工作时钟信号频率为0M）。同时数据包没有传送到数据解析单元，则数据解析单元处于clk_off关闭状态。

(3):解析端口网络报文数据时，端口数据采集单元进入低速状态，端口的数据解析单元进入高速状态。数据采集单元进入低速等待状态等待下一次数据的触发。数据解析单元进入高速的运算和解析网络报文数据。

一帧数据采集完成后，采集模块处于clk_low低频等待状态。采集完成的数据传送到数据解析单元，将数据解析单元从关闭clk_off状态转换到clk_high高频状态。让报文数据包能后快速的解析。解析完成后自动转换到clk_off状态。

(4):完成网络报文数据解析后，端口对应的数据采集单元和数据解析单元都进入低速状态方便接收下一帧数据。在相应端口（如光口1）运行过程中，其他不使用的端口（如光口2，3，4，5，电以太网口和B码接口）的时序电路进入clk_off关闭状态。这样其他不使用的端口将不消耗功耗。同理光口2，3，4，5，1组电以太网口和B码可以进行类似的运行方式。

根据数据情况，FPGA控制提供给DSP的运行时钟；DSP获得时钟信号，控制DSP的系统时钟；FPGA将数据发送到DSP一侧；DSP收到数据，关闭连接的不使用的外设；上述发送时钟信号和数据的顺序可以根据需要进行调整。具体如下：

FPGA将在端口采集网络报文数据包通过协议方式传送给DSP一侧，DSP收到数据后根据收到外来报文数据快慢或网络报文数据量大小反馈给FPGA一个需要高速时钟的信息。FPGA收到信息后，设置clk_dsp时钟24M，如果需要，可以发送时钟设置完成信息。DSP收到信息后关闭网络报文分析工作中暂时不使用的串口外设。正常进行液晶显示，网口的数据传输。在完成所有操作后，发送信息给FPGA要求降低clk_dsp时钟为2M。DSP进入低负荷的运行方式等待下一帧数据的触发。上述也可采用FPGA根据收到并拟送达DSP的数据来判断送到DSP的时钟信号频率，方法类似。

当DSP通过其端口接收到数据时工作过程如下：

DSP收到数据并进行解析，将数据发送到FPGA；FPGA根据数据情况控制FPGA的时钟频率，关断不需要工作的部分；FPGA控制提供DSP的运行时钟；DSP获得时钟信号，控制DSP的系统时钟；DSP关闭不需要的外设，自动调整为空闲状态，相应部分进行数据的处理；完成后自动进入空闲状态。具体列举说明如下：

(1):DSP收到人机液晶触摸屏交流信息，采集FPGA相应端口（如光口1）数据的命令。DSP关闭采集工作中暂时不使用的串口外设和网口，将采集相应端口的命令通过协议发送给FPGA一侧。FPGA收到信息后，设置clk_dsp时钟为12M。使DSP一侧进入低速的等待过程。FPGA将光口1的数据采集单元和数据解析单元从关闭状态自动转换为低速状态(等待光口1的网络报文数据)。自动转换流程进入上文描述的FPGA采集数据的调整方式。

(2):如果FPGA不接收网络报文数据时，FPGA自动转换光口1、2、3、4、5，1组电以太网口和B码接口的数据采集单元和数据解析单元的时序电路为关闭状态，DSP进入睡眠状态。FPGA提供给DSP的时钟降低到2M频率。FPGA和DSP器件进入了低功耗状态。当DSP没有接受命令时，同样方式自动转换。

FPGA，DSP的运行过程中，根据数据接收情况，判断需要的工作状态，自动调节时钟频率。整个架构在完成功能的情况下，时钟频率处于最佳情况，FPGA，DSP工作中处于最优功耗。而传统的做法是让FPGA的数据采集单元和数据解析单元时序电路时钟频率处于一个高于网络报文数据频率的高频状态。在整个工作中不管网络报文的数据快慢或有无，这2个子模块都处于一个固定的功耗状态，这样就有部分功耗的损失。本发明让各个子模块处于有效的工作过程。功耗的损失也是动态的变化。相对传统做法上功耗的损失减少到了最小。

同样，对于DSP芯片的功耗，可以通过控制其开关频率和端口外设来控制DSP芯片的功耗，但是，DSP是系统时钟频率决定了其开关频率，由于传统做法是通过外部晶振器件提供时钟频率，对于一个确定的外部晶振而言，其提供的时钟频率是固定不变的，因此，导致DSP这部分动态功耗也是固定的，过低无法满足性能需求，过高导致能耗浪费。而本发明所公开的FPGA+DSP芯片系统中，DSP芯片的系统时钟是由FPGA芯片中的PLL（PhaseLockedLoop，锁相回路）核来产生。可以通过控制分频/倍频因子来控制实际的时钟输出频率，将所述时钟送到DSP。因此FPGA可以控制DSP的动态功耗。DSP的端口外设根据人机交流信息合理的打开或者关闭来减少端口外设带来的功耗损失。

对于DSP芯片的功耗，基于该发明实现了通过控制其开关频率和端口外设来控制DSP芯片的功耗，但是，DSP是系统时钟频率决定了其开关频率，由于传统做法是通过外部晶振器件提供时钟频率，对于一个确定的外部晶振而言，其提供的时钟频率是固定不变的，因此，导致DSP这部分动态功耗也是固定的，过低无法满足性能需求，过高导致能耗浪费。而本发明所公开的FPGA+DSP芯片系统中，DSP芯片的系统时钟是由FPGA芯片中的PLL（PhaseLockedLoop，锁相回路）核来产生。可以通过控制分频/倍频因子来控制实际的时钟输出频率，将所述时钟送到DSP。因此FPGA可以控制DSP的动态功耗。DSP的端口外设根据人机交流信息合理的打开或者关闭来减少端口外设带来的功耗损失。本发明根据人机交流信息控制空闲的端口外设，在FPGA和DSP之间进行外部数据的快慢和人机交流信息控制FPGA的外部采样端口来调节时钟频率，达到实现低功耗机制。

当然，作为另一种实施例，也可以通过多个不同频率的外部晶振，通过控制不同频率的外部晶振的接入并提供给FPGA进行工作，其基本原理类似前述方案。

本发明所实现的调试仪针对智能变电站网络报文检测，分析，存储的调试仪低功耗要求实现了基于FPGA+DSP实现低功耗的设计,能提高调试仪的续航能力。本发明能够自动调节FPGA模块时钟，FPGA提供DSP器件时钟，DSP关闭外设，DSP进入空闲状态四种状态。在满足功能的前提下自动调节器件的功耗，保证调试仪在整个工作过程中达到最优功耗。

以上只是给出了作为本发明硬件系统的一种具体实现及应用方式，需要说明的是，虽然时以便携式设备来进行说明，但是事实上，其有关部分即是前述降低功耗装置，以及其实现方式并非将其限定于只能用于便携式设备，而只是为了简化说明，对于其他应用没有单独再进行举例说明。

调试仪在工作时，FPGA(EP4CE75F2317)负责接收网络报文数据(采用RMII方式接受智能变电站网络报文数据)，分析收到数据控制FPGA时钟的频率，关断不需要工作的模块降低FPGA芯片的动态功耗，通过时钟CLK控制提供DSP的运行时钟。通过RXD将解析后的数据发送给OMAPL138B。OMAPL138B从RXD接收分析后的数据，DSP关闭不使用的外设，待完成工作后，芯片进入空闲状态。例中RXD，TXD表示串口通信里的2个通信信号线。

DSP(OMAPL138B)负责接收人机交流命令，分析数据(打开外设情况)后，通过TXD发送到FPGA。FPGA根据收到信息控制FPGA时钟的频率，关断不需要工作的子模块降低FPGA芯片的动态功耗，控制FPGA提供给DSP的运行时钟。当完成FPGA自动调节模块功耗后，通过RXD发送控制完成标志。DSP收到控制完成标志，DSP关闭不使用的外设，芯片进入空闲状态等待数据的触发。

通过DSP+FPGA相互作用自动调节动态功耗，根据仿真和在调试仪正常工作情况下进行测试（功耗等于输入电流*输入电压，而近似估算功耗），均较为理想地反应了本发明的积极效果，具体说明如下：

图11传统做法FPGA在高频时钟（100MHz）的情况下功耗的QuartusⅡ仿真，其功耗为929.85mW；与之相对应的图12给出了采用本发明降低功耗机制时（前端数据采集单元全部端口关闭时）FPGA功耗的QuartusⅡ仿真，其功耗为531.79mW，节省功耗效果非常显著。通过对比，我们可以看到FPGA光口1-5，1组电以太网口和B码接口关闭状态功耗明显下降。根据上述仿真结果，下表给出了FPGA芯片在100MHz时钟，以及端口时钟关闭情况下各部分功耗的降低情况，以及其功耗降低率。有下表可以刚才，本发明对系统的动态功耗降低明显，降低了近53％，同时核心静态热功耗和I/O热功耗也分别一定的降低，从而在整体上对系统的功耗实现了有效的降低。

同样，图13给出了FPGA在不同光口数量的情况下的功耗降低效果的测试对比曲线。图中，横坐标表示打开光口数据采集模块的数量，纵坐标表示FPGA的功耗(单位mW)，并分别给出了传统做法上FPGA的功耗（正常功耗），采用本发明后降低的功耗（降低后的功耗），以及功耗节省情况的曲线。从中也较好地反应了本发明在功耗降低方面的积极效果。

图14给出了DSP在不同端口外设下，并且在不同时钟频率下的功耗曲线，其中的横坐标上的A为无外设模块打开，B为只有外设串口打开，C为外设串口和网口打开，D为外设串口，网口和液晶触摸屏全部打开。可以看出端口越少功耗越低，同时时钟频率对功耗的影响。所以适当的关闭端口外设和降低系统的时钟频率对功耗有明显的改善。

需要说明的是，上述装置和系统内的各单元之间的信息交互、执行过程等内容，由于与本发明方法实施例基于同一构思，具体内容可参见本发明方法实施例中的叙述，此处不再赘述。

说明书和权利要求中出现“第一”、“第二”等用语，是用于相似要素之间的区别，并不必然用于描述特别连续或按时间排列的顺序。应当理解，在合适环境下，这样使用的术语是可以互换的，以致文中描述的本发明实施例能够以与在此描述或说明的那些顺序不同的顺序操作。类似地，如果文中描述的一种方法包含一系列步骤，在此出现的这些步骤的顺序不一定是执行这些步骤的唯一顺序，并且某些提到的步骤可忽略和/或可将没有在此描述的某些其它步骤加入该方法中。此外，术语“包含”、“包括”、“具有”及其任意变形，用来涵盖非排他性的包含，这样包含一系列要素的一种过程、方法、物件或装置不一定仅限制于那些要素，而是可包含没有特别列出的或这些过程、方法、物件或装置所固有的其它要素。文中描述的彼此“邻近”的物体可以是彼此物理接触、彼此很接近或彼此大体在相同区域或地方，这与使用此短语的上下文相适应。文中出现的用语“在一个实施例中”不必一定都指同一实施例。在技术效果方面，实施本发明的任一产品或方法并不一定要同时达到以上所述的所有优点。以上对本发明实施例所提供的发明创造，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种降低芯片系统功耗的方法，用于降低芯片系统的功耗，所述芯片系统包括至少两片建立通信链路的芯片，其特征在于，包括步骤：

（1）监测芯片系统接收的数据，判断芯片系统中各芯片的工作状态；

（2）根据所述工作状态，控制各芯片的系统时钟，和/或，调整芯片上相关端口的工作状态；所述系统时钟为频率可变的动态系统时钟，所述动态时钟的频率与其工作状态相适应。

2.如权利要求1所述的方法，其特征在于，具体包括，

第一芯片收到第一数据，并进行解析；

第一芯片根据所述数据情况，确定第二芯片的工作状态，控制第一芯片的系统时钟频率，关闭不需要工作的模块；

第一芯片根据拟发送第二芯片的数据，确定第二芯片的工作状态，并生成提供给第二芯片的时钟，并将时钟信号发送到第二芯片；第二芯片获得时钟信号，作为第二芯片的系统时钟，控制DSP工作；

第一芯片将相关数据发送到第二芯片，第二芯片收到数据，根据所述数据情况，关闭第二芯片连接的不使用的外设，将其自动调节为空闲状态；

第二芯片处理数据；完成数据处理后第二芯片自动进入空闲状态。

3.如权利要求1所述的方法，其特征在于，具体包括，

第二芯片收到第二数据，并进行解析；

第二芯片将数据发送到第一芯片，第一芯片收到数据，根据所述数据情况，确定第二芯片的工作状态，控制第一芯片的系统时钟频率，关闭不需要工作的模块；

第一芯片根据收到的数据确定第二芯片的工作状态，并生成提供给第二芯片的时钟，并将时钟信号发送到第二芯片；第二芯片获得时钟信号，作为第二芯片的系统时钟，控制DSP工作；

第二芯片关闭第二芯片连接的不使用的外设，将其自动调节为空闲状态；

第二芯片处理数据；

完成数据处理后第二芯片自动进入空闲状态。

4.如权利要求2-3任一项所述的方法，其特征在于，所述第一芯片连接一晶振，所述晶振为第一芯片提供一基准信号；所述第一芯片的系统时钟频率和送到第二芯片的时钟信号的频率均由第一芯片根据所述晶振提供的基准信号进行分频、或倍频产生。

5.如权利要求4所述的方法，其特征在于，分别根据芯片系统不同芯片的性能需求，预设多个等级，在不同的工作状态下，向不同芯片提供不同频率的时钟信号作为其系统时钟、工作时钟。

6.如权利要求5所述的方法，其特征在于，为所述第一芯片预设的时钟频率包括0MHz、10MHz、100MHz；为所述第二芯片预设的时钟频率包括2MHz、12MHz、24MHz。

7.一种低功耗装置，包括多芯片系统，所述多芯片系统包括建立通信链路的第一芯片、第二芯片及其外围电路，以及一与所述第一芯片连接的晶振，所述晶振为所述第一芯片提供基准信号；所述第一芯片根据所述基准信号产生自身的动态系统时钟，以及为第二芯片提供动态时钟信号；

所述第一芯片包括数据采集单元、数据解析单元、数据监测单元、数据接收单元、数据发送单元、时钟控制单元、时钟生成单元；其中：

数据采集单元，采集获得所述端口接收并到第一芯片的数据；所示数据采集单元包括时序电路，为第一数据端口的工作提供相应频率的时钟信号，所述时钟信号符合相应的数据采集需要；每个数据端口分别对应不同的数据采集单元；

数据解析单元，对时序电路转送来的数据进行解析，以便于第一芯片进行处理；

数据监测单元，对第一芯片所接收的数据进行监测，所述数据包括来源于数据解析单元、数据接收单元所收到的数据；

数据接收单元，与第二芯片的TXD连接，接收第二芯片通过TXD送来的数据；

数据发送单元，与第二芯片的RXD连接，通过RXD向第二芯片发送数据；

时钟控制单元，用于根据芯片的工作状态控制时钟生成单元产生不同频率的时钟信号，即控制时钟生成单元生成相应的动态时钟；

时钟生成单元，用于生成动态时钟，对外提供给第二芯片，对内提供给第一芯片，作为其系统时钟；对外与第二芯片的CLK连接；在时钟控制单元的控制下，基于外部晶振生成相应频率的时钟信号，并分别提供给第一芯片、第二芯片，分别作为其系统时钟；包括分别向时序电路发送相应频率的时钟信号；

所述第二芯片包括数据发送模块、数据采集单元、时钟接收模块、端口控制模块；其中：

数据发送模块，与第二芯片的TXD相连，向第一芯片发送数据；

数据采集单元，与第二芯片的RXD相连，接收第一芯片发送来的数据；

时钟接收模块，与第二芯片的CLK相连，接收来自第一芯片上时钟生成单元送来的时钟信号，所述时钟信号作为第二芯片的系统时钟；

端口控制模块，控制第二数据端口的工作状态，包括启动和关闭所述第二数据端口。

8.智能变电站调试仪，包括，建立通信连接的第一芯片、第二芯片构成的芯片系统，以及前端数据采集单元，所述前端数据采集单元与所述第一芯片连接，所述芯片系统采用权利要求7所述的低功耗装置。

9.如权利要求8所述的调试仪，其特征在于，所述第一芯片为FPGA芯片，第二芯片为DSP芯片，所述芯片间建立双口RAM及串口通信链路；

所述的FPGA芯片用于数据的采集，DSP芯片用于数字信号的处理；所述FPGA芯片通过内部的时序电路连接前端数据采集单元，所述前端数据采集单元包括采样口5组光以太网口、1组电以太网口，1组B码接口等端口，每个接口（端口）连接一时序电路；所述端口采用61580协议与合并器连接，采集获取智能变电站网络报文数据，并送到FPGA芯片；

FPGA与DSP采用串口和双口RAM建立双向通讯连接，实现二者的数据交换；

所示DSP进行数据信息的处理，DSP连接USB接口、网口（如RJ45接口）、外接串口、液晶触摸屏，液晶触摸屏通过人机界面实现人机交互信息的收发，实现人机交互。

10.如权利要求9所述的调试仪，其特征在于，

所述B码接口用于获得智能变电站的时钟同步信号；

USB接口用于同外部存储U盘进行数据交换；

网口用于连接电脑的网络接口，与电脑进行基于TCP/IP协议的数据交换；

外接串口，其9芯中的第2,3,5芯同电脑连接，与电脑进行基于串口协议的数据交换；外接串口的其余芯线用于进行测试功能的扩展。