CN105095604A - 一种考虑距离与时钟的时序预算方法 - Google Patents

Abstract

针对层次化物理设计中边界最短的时序预算方法和依据逻辑深度的时序预算方法的粗略性以及局限性，本发明提供了一种考虑距离和时钟的时序预算方法。该方法充分考虑了两个模块之间的物理距离以及时钟偏差对跨模块路径时序所造成的影响，通过细致分析模块端口与相关边界寄存器的物理位置以及跨模块路径的逻辑深度，并根据互连线的延时计算、逻辑深度的比例计算以及时钟偏差的估算等步骤，得出各模块端口更为准确、更为合理的时序预算数值，从而减少跨模块路径时序优化的迭代次数，加速芯片设计中的时序收敛。

Description

一种考虑距离与时钟的时序预算方法

技术领域

本发明涉及集成电路后端物理设计中的时序预算方法，特别是针对层次化的物理设计。

背景技术

时序收敛是当今芯片设计的关键所在，也是最大的挑战。在层次化设计中，由于顶层和各个子模块的物理设计是并行进行的，因此一个关键问题就是要保证子模块的时序收敛和顶层的时序收敛的一致性，一个较好的时序预算是层次化物理设计时序的快速收敛和一致性的重要前提。合理的时序预算有利于设计的收敛，反之，不合理的时序预算将阻碍子模块物理设计的进度，进而影响整个设计周期。如何根据实际情况给出合理的时序预算成为层次化设计当中的关键。

传统的时序预算方法有：边界最短化和考虑逻辑深度。边界路径最短化的时序预算，即先使模块内边界的寄存器延时最短，然后再优化内部路径。

图1所示为跨模块路径示意图，图2是边界路径最短的时序预算示意图，在顶层top中，子模块A中的Reg1和子模块B中的Reg2之间存在着连接关系，它们构成一条跨模块的路径。假定Reg1到模块A的边界所需要的时间为t1，模块A的边界到模块B的边界所需时间为t2，模块B的边界到Reg2所需时间为t3，Reg1到Reg2所需的总时间为t，则根据路径特点可以得出下述公式：

t＝t₁+t₂+t₃(1.1)

边界路径最短化就是不考虑其他任何因素，以边界路径最短为目标，在物理设计的过程中尽量减小t1和t3这两段延时。此种处理方式非常粗略，其好处是能最大限度地给顶层提供时序余量，使t2较大，容易满足顶层的时序要求。

对于考虑逻辑深度的时序预算方法，图3为跨模块路径逻辑深度示例，其中n1、n2、n3表示逻辑级数。跨模块路径的逻辑深度被分为三个部分，分别为模块A内的n1，顶层的n2以及模块B内的n3，若是用N来表示这条跨模块路径总的逻辑级数，设定周期为T，则按照逻辑级数来进行时序预算可以得到下列1.2至1.5的表达式：

T＝t₁+t₂+t₃，N＝n₁+n₂+n₃(1.2)

$t_1=\frac{n_1}{N}\·T---\left(1.3\right)$

$t_2=\frac{n_2}{N}\·T---\left(1.4\right)$

$t_3=\frac{n_3}{N}\·T---\left(1.5\right)$

从上述式子中可以看出，按照逻辑级数来进行时序预算是一种按比例来进行时序分配的方法，模块内所分得的时间由模块内的逻辑级数占整条路径的比例所决定，逻辑级数所占越多，所分得的时序就越充足。

发明内容

本发明要解决的技术问题是，在实际工程中，传统的时序预算方法存在一定的局限性，在层次化设计中，各个模块之间的距离各有不同。针对层次化物理设计中边界最短的时序预算方法和依据逻辑深度的时序预算方法的粗略性以及局限性，提出一种考虑距离与时钟的时序预算方法。

图4为具有两条跨模块路径示意图，图4中有两条跨模块的路径，分别为Path1和Path2，Path1的逻辑级数为12级，Path2的逻辑级数为7，从图中可以看出，模块A和模块B之间的距离较近，而模块C和模块D则相距较远。

图5为逻辑级数与距离双重作用下的时序预算示意图，在一定的工艺节点下，一定距离的走线延时，其最小值与缓冲单元的插入个数、位置以及所使用金属层相关，为了方便讨论，定义单位距离的走线延时为α。考虑距离之后，时序预算式子如下所示：

T＝t₁+t₂+t₃，N＝n₁+n₂+n₃，D＝d₁+d₂+d₃(1.6)

$t_1=\frac{T-\mathrm{\α}D}{N}\·n_1+{\mathrm{\αd}}_1---\left(1.7\right)$

$t_2=\frac{T-\mathrm{\α}D}{N}\·n_2+{\mathrm{\αd}}_2---\left(1.8\right)$

$t_3=\frac{T-\mathrm{\α}D}{N}\·n_3+{\mathrm{\αd}}_3---\left(1.9\right)$

其中：D表示的是两个寄存器之间总的距离，而d1、d2、d3则分别代表整条路径在模块A，顶层以及模块B中的物理距离，其他在此未声明的变量含义与背景技术中的一致。

时钟树综合在后端流程中占据着极其重要的位置，做完时钟树综合之后，时钟到达各个模块的时间会产生差异。

图6为考虑各模块skew的时序预算示意图，图6中显示的是层次化设计中包含时钟的一条完整的跨模块路径。时钟信号从顶层的根节点出发，沿着相应的时钟路径传递到对应的子模块当中。其中：

(1)Tc表示的是从时钟根节点S到时钟分叉点C的延时大小；

(2)T_cma表示的是从分叉点C到模块A的时钟端CLKA这段距离所需要的延时；

(3)T_mia指的是时钟在模块A内部所走的延时，即从时钟端口CLKA到时序单元的时钟引脚CK之间的延时；

(4)T_cmb含义与T_cma相似，表示时钟分叉点到模块B的时钟端的延时；

(5)T_mib与T_mia类似，表示在模块B内部时钟的延时。

根据图6可以得到从时钟根节点到模块A内部时序单元Reg1的时钟引脚的总时钟延迟，定义为Tsa1，则有：

T_sa1＝T_C+T_cma+T_mia(1.14)

同理有：

T_sb2＝T_C+T_cmb+T_mib(1.15)

依据时钟skew的定义可知模块A、B之间的时钟偏差为：

skew(AB)＝T_sb2-T_sa1(1.16)

考虑时钟偏差以后，时序预算式子为：

T-skew(AB)＝t₁+t₂+t₃，N＝n₁+n₂+n₃，D＝d₁+d₂+d₃(1.17)

$t_1=\frac{T-skew\left(AB\right)-\mathrm{\α}D}{N}\·n_1+{\mathrm{\αd}}_1---\left(1.18\right)$

$t_2=\frac{T-skew\left(AB\right)-\mathrm{\α}D}{N}\·n_2+{\mathrm{\αd}}_2---\left(1.19\right)$

$t_3=\frac{T-skew\left(AB\right)-\mathrm{\α}D}{N}\·n_3+{\mathrm{\αd}}_3---\left(1.20\right)$

由以上结论，本发明提出一种考虑距离和时钟的时序预算方法，包括以下步骤：

第一步，对于给定的工艺、金属层以及中继器，根据中继器插入方法计算单位长度的互连延时α；

1.1对于给定的工艺以及金属层，获取工艺参数与所能用的金属层总数M_max；

1.2选取第与第层金属层作为横向和纵向的走线金属层，其中为对的取整，为对的取整；

1.3获取第与第层金属的单位长度寄生电阻r、单位长度寄生电容c的参数值；

1.4获取给定中继器的输入电阻R_d、输入电容C_d和本征输出电容C_o；

1.5采用中继器插入方法优化互连延时，对于长度为L的互连线，其互连延时t_p,min的互连延时计算公式如下：

$t_{p,\min }=(1.38+1.02\sqrt{1+\frac{C_o}{C_d}})\sqrt{R_d{C}_{d}rc}L$

1.6由此可得单位长度的互连延时α；

$\mathrm{\α}=(1.38+1.02\sqrt{1+\frac{C_o}{C_d}})\sqrt{R_d{C}_{d}rc}$

第二步，规划边界寄存器，获取有时序关联的边界寄存器对的坐标信息；

2.1对于在层次化物理设计中的两个模块，模块A和模块B，将两个模块的边界寄存器预先摆放至规划的物理位置处；

2.2获取模块A中边界寄存器的实例名称及对应的坐标信息,令集合S_A＝{S₁,S₂,...S_i}，其中S_i＝(Ax_i,Ay_i)为模块A中边界寄存器Ai的坐标；

2.3获取模块B中的边界寄存器的实例名称及对应的坐标信息,令集合R_B＝{R₁,R₂,...R_j}，其中R_j＝(Bx_j,By_j)为模块B中边界寄存器Bj的坐标；

2.4从静态时序分析报告中获取有时序关联的寄存器对(Ai,Bj)，该静态时序分析报告可采用静态时序分析工具，如美国Synopsys公司的静态时序分析软件PrimeTime-SI，对芯片设计进行静态时序分析后产生；

2.5从集合S_A和R_B中获取该寄存器对(Ai,Bj)的坐标对(S_i,R_j)；

第三步，获取与寄存器对(Ai,Bj)相关的模块A端口PAi的坐标信息(PAx_i,PAy_i)以及模块B端口PBj的坐标信息(PBx_j,PBy_j)；

3.1从静态时序分析报告中获取与寄存器对(Ai,Bj)相关的模块A端口PAi及模块B端口PBj；

3.2获取模块A端口PAi的坐标信息(PAx_i,PAy_i)；

3.3获取模块B端口PBj的坐标信息(PBx_j,PBy_j)；

第四步，获取端口PAi和端口PBj相关的时序路径在模块A、顶层Top以及模块B内的逻辑级数n1、n2、n3；

4.1从静态时序分析报告中获取与端口PAi和端口PBj相关的时序路径报告；

4.2从该时序路径报告中获取从模块A端口PAi到模块A内边界寄存器Ai之间的逻辑级数n1；

4.3从该时序路径报告中获取从模块A端口PAi到模块B端口PBj之间的逻辑级数n2；

4.4从该时序路径报告中获取从模块B端口PBj到模块B内边界寄存器Bj之间的逻辑级数n3；

第五步，通过坐标信息(Ax_i,Ay_i)、(Bx_j,By_j)、(PAx_i,PAy_i)和(PBx_j,PBy_j)计算出d₁、d₂和d₃：

d₁＝|Ax_i-PAx_i|+|Ay_i-PAy_i|

d_2＝|PAx_i-PBx_j|+|PAy_i-PBy_j|

d₃＝|Bx_j-PBx_j|+|By_j-PBy_j|

第六步，将模块A与模块B之间的时钟偏差skew(AB)初始值设定为时钟周期的15％，即skew_0(AB)＝T*15％；

第七步，考虑时钟偏差以后，时序预算公式为：

T-skew(AB)＝t₁+t₂+t₃，N＝n₁+n₂+n₃，D＝d₁+d₂+d₃

$t_1=\frac{T-skew\left(AB\right)-\mathrm{\α}D}{N}\·n_1+{\mathrm{\αd}}_1$

$t_2=\frac{T-skew\left(AB\right)-\mathrm{\α}D}{N}\·n_2+{\mathrm{\αd}}_2$

$t_3=\frac{T-skew\left(AB\right)-\mathrm{\α}D}{N}\·n_3+{\mathrm{\αd}}_3$

将前述步骤计算出来的α、n1、n2、n3、skew(AB)、d₁、d₂、d₃分别代入时序预算公式，得出t₁、t₂、t₃：

$t_1=\frac{T*85\%-\mathrm{\α}(d_1+d_2+d_3)}{n_1+n_2+n_3}*n_1+{\mathrm{\αd}}_1$

$t_2=\frac{T*85\%-\mathrm{\α}(d_1+d_2+d_3)}{n_1+n_2+n_3}*n_2+{\mathrm{\αd}}_2$

$t_3=\frac{T*85\%-\mathrm{\α}(d_1+d_2+d_3)}{n_1+n_2+n_3}*n_3+{\mathrm{\αd}}_3$

第八步，由t₁、t₂、t₃计算出模块A端口PAi、模块B端口PBj以及顶层路径PAi-->PBj的时序约束的预算值；

8.1对于坐标(PAx_i,PAy_i)所对应的模块A端口PAi，将其输出延时约束的预算值设定为t₂+t₃；

8.2对于模块A端口PAi到模块B端口PBj，将其路径延时的预算值设定为t₂；

8.3对于坐标(PBx_j,PBy_j)所对应的模块B的端口PBj，将其输入延时约束的预算值设定为t₁+t₂；

第九步，待芯片设计完成时钟树综合之后，评估第六步中预先设定的skew(AB)初始值的合理性；

9.1芯片设计完成时钟树综合之后，从静态时序分析报告中获取寄存器对(Ai,Bj)的时钟树延时T(Ax_i,Ay_i)和T(Bx_j,By_j)；

9.2计算寄存器对(Ai,Bj)的实际时钟偏差值:

skew_real(AB)＝T(Ax_i,Ay_i)-T(Bx_j,By_j)

9.3将该实际的时钟偏差值skew_real(AB)与设定的时钟偏差初始值skew_0(AB)相比较，如果差值大于20ps，则对预定的skew(AB)修正为skew_real(AB)，重新执行步骤第七步、第八步；如果差值小于20ps，则不进行修正处理。

本发明的有益效果是：

本发明优于层次化物理设计中边界最短的时序预算方法和依据逻辑深度的时序预算方法。主要原因在于：本发明充分考虑了跨模块路径在物理上的距离以及两个模块之间的时钟偏差，通过考虑更为细致的情况，能够得出更为准确的时序预算数值，保证预算数值的合理性。

本发明提供了一种考虑距离和时钟的时序预算方法。该方法充分考虑了两个模块之间的物理距离以及时钟偏差对跨模块路径时序所造成的影响，通过细致分析模块端口与相关边界寄存器的物理位置以及跨模块路径的逻辑深度，并根据互连线的延时计算、逻辑深度的比例计算以及时钟偏差的估算等步骤，得出各模块端口更为准确、更为合理的时序预算数值，从而减少跨模块路径时序优化的迭代次数，加速芯片设计中的时序收敛。

附图说明

图1所示为跨模块路径示意图；

图2是边界路径最短的时序预算示意图；

图3为跨模块路径逻辑深度示意图；

图4是具有两条跨模块路径示意图；

图5是逻辑级数与距离双重作用下的时序预算示意图；

图6为考虑各模块skew的时序预算示意图；

图7是本发明考虑距离和时钟的时序预算方法的流程图。

具体实施方式

以下将结合具体实施例和说明书附图对本发明做进一步详细说明。

参照图7，为本发明考虑距离和时钟的时序预算方法的流程图，本发明包括如下步骤：

第一步，确定工艺节点以及所用金属层。对于给定的工艺以及金属层，采用中继器插入方法，可使得互连延时与互连线长度成线性关系。通过以下计算方法可获得单位长度的互连延时α。

1.1获取工艺节点与所能用的金属层总数M_max。

1.2选取第与第层金属作为横向和纵向的走线金属层。其中为对的取整，为对的取整。

1.3获取第与第层金属的单位长度寄生电阻r、单位长度寄生电容c的参数值，该参数值由生产厂家提供。

1.4获取给定中继器的输入电阻R_d、输入电容C_d和本征输出电容C_o，该参数由标准单元库设计厂家提供。

1.5采用中继器插入方法优化互连延时，对于长度为L的互连线，其互连延时t_p,min的延时计算公式如下

$t_{p,\min }=(1.38+1.02\sqrt{1+\frac{C_o}{C_d}})\sqrt{R_d{C}_{d}rc}L$

1.6由此，可得单位长度互连线的延时计算如下

$\mathrm{\α}=(1.38+1.02\sqrt{1+\frac{C_o}{C_d}})\sqrt{R_d{C}_{d}rc}$

第二步，规划边界寄存器，获取有时序关联的边界寄存器对的坐标信息；

2.1对于图6中的模块A和模块B，将两个模块的边界寄存器预先摆放至规划的物理位置处；

2.2获取模块A中边界寄存器的实例名称及对应的坐标信息,令集合S_A＝{S₁,S₂,...S_i}，其中S_i＝(Ax_i,Ay_i)为模块A中边界寄存器Ai的坐标；

2.3获取模块B中的边界寄存器的实例名称及对应的坐标信息,令集合R_B＝{R₁,R₂,...R_j}，其中R_j＝(Bx_j,By_j)为模块B中边界寄存器Bj的坐标；

2.4从静态时序分析报告中获取有时序关联的寄存器对(Ai,Bj)，该报告可采用静态时序分析工具，如美国Synopsys公司的静态时序分析软件PrimeTime-SI，对芯片设计进行静态时序分析后产生；

2.5从集合S_A和R_B中获取该寄存器对(Ai,Bj)的坐标对(S_i,R_j)；

第三步，获取与寄存器对(Ai,Bj)相关的模块A端口PAi的坐标信息(PAx_i,PAy_i)以及模块B端口PBj的坐标信息(PBx_j,PBy_j)；

3.1从静态时序分析报告中获取与寄存器对(Ai,Bj)相关的模块A端口PAi及模块B端口PBj；

3.2获取模块A端口PAi的坐标信息(PAx_i,PAy_i)；

3.3获取模块B端口PBj的坐标信息(PBx_j,PBy_j)；

第四步，获取端口PAi和端口PBj相关的时序路径在模块A、顶层Top以及模块B内的逻辑级数n1、n2、n3；

4.1从静态时序分析报告中获取与端口PAi和端口PBj相关的时序路径报告；

4.2从该时序路径报告中获取从模块A端口PAi到模块A内边界寄存器Ai之间的逻辑级数n1；

4.3从该时序路径报告中获取从模块A端口PAi到模块B端口PBj之间的逻辑级数n2；

4.4从该时序路径报告中获取从模块B端口PBj到模块B内边界寄存器Bj之间的逻辑级数n3；

第五步，通过坐标信息(Ax_i,Ay_i)、(Bx_j,By_j)、(PAx_i,PAy_i)和(PBx_j,PBy_j)计算出d₁、d₂和d₃：

d₁＝|Ax_i-PAx_i|+|Ay_i-PAy_i|

d₂＝|PAx_i-PBx_j|+|PAy_i-PBy_j|

d₃＝|Bx_j-PBx_j|+|By_j-PBy_j|

第六步，将模块A与模块B之间的时钟偏差skew(AB)初始值设定为时钟周期的15％，即skew_0(AB)＝T*15％

第七步，将上述步骤计算出来的α、n1、n2、n3、skew(AB)、d₁、d₂、d₃分别代入公式1.17、1.18、1.19、1.20，得出t₁、t₂、t₃。

$t_1=\frac{T*85\%-\mathrm{\α}(d_1+d_2+d_3)}{n_1+n_2+n_3}*n_1+{\mathrm{\αd}}_1$

$t_2=\frac{T*85\%-\mathrm{\α}(d_1+d_2+d_3)}{n_1+n_2+n_3}*n_2+{\mathrm{\αd}}_2$

$t_3=\frac{T*85\%-\mathrm{\α}(d_1+d_2+d_3)}{n_1+n_2+n_3}*n_3+{\mathrm{\αd}}_3$

第八步，由t₁、t₂、t₃计算出模块A端口PAi、模块B端口PBj以及顶层路径PAi-->PBj的时序约束的预算值。

8.1对于坐标(PAx_i,PAy_i)所对应的模块A的端口PAi，将其输出延时约束的预算值设定为t₂+t₃。

8.2对于模块A端口PAi到模块B端口PBj，将其路径延时的预算值设定为t₂。

8.3对于坐标(PBx_j,PBy_j)所对应的模块B的端口PBj，将其输入延时约束的预算值设定为t₁+t₂。

第九步，待芯片设计完成时钟树综合之后，评估第六步中预先设定的skew(AB)初始值的合理性。

9.1芯片设计完成时钟树综合之后，从静态时序分析报告中获取寄存器对(Ai,Bj)的时钟树延时T(Ax_i,Ay_i)和T(Bx_j,By_j)。

9.2计算寄存器对(Ai,Bj)的实际时钟偏差值:

skew_real(AB)＝T(Ax_i,Ay_i)-T(Bx_j,By_j)

9.3将该实际的时钟偏差值skew_real(AB)与设定的时钟偏差初始值skew_0(AB)相比较，如果差值大于20ps，则对预定的skew(AB)修正为skew_real(AB)，重新执行步骤第七步、第八步；如果差值小于20ps，则不进行修正处理。

Claims (1)

1.一种考虑距离和时钟的时序预算方法，其特征在于，包括以下步骤：

第一步，对于给定的工艺、金属层以及中继器，根据中继器插入方法计算单位长度的互连延时α；

1.1对于给定的工艺以及金属层，获取工艺参数与所能用的金属层总数M_max；

1.2选取第与第层金属层作为横向和纵向的走线金属层，其中为对的取整，为对的取整；

1.3获取第与第层金属的单位长度寄生电阻r、单位长度寄生电容c的参数值；

1.4获取给定中继器的输入电阻R_d、输入电容C_d和本征输出电容C_o；

1.5采用中继器插入方法优化互连延时，对于长度为L的互连线，其互连延时t_p,min的计算公式如下：

$t_{p,\min }=(1.38+1.02\sqrt{1+\frac{C_o}{C_d}})\sqrt{R_d{C}_{d}rc}L$

1.6由此可得单位长度的互连延时α；

$\mathrm{\α}=(1.38+1.02\sqrt{1+\frac{C_o}{C_d}})\sqrt{R_d{C}_{d}rc}$

第二步，规划边界寄存器，获取有时序关联的边界寄存器对的坐标信息；

2.1对于在层次化物理设计中的两个模块，模块A和模块B，将两个模块的边界寄存器预先摆放至规划的物理位置处；

2.2获取模块A中边界寄存器的实例名称及对应的坐标信息,令集合S_A＝{S₁,S₂,...S_i}，其中S_i＝(Ax_i,Ay_i)为模块A中边界寄存器Ai的坐标；

2.3获取模块B中的边界寄存器的实例名称及对应的坐标信息,令集合R_B＝{R₁,R₂,...R_j}，其中R_j＝(Bx_j,By_j)为模块B中边界寄存器Bj的坐标；

2.4从静态时序分析报告中获取有时序关联的寄存器对(Ai,Bj)；

2.5从集合S_A和R_B中获取该寄存器对(Ai,Bj)的坐标对(S_i,R_j)；

第三步，获取与寄存器对(Ai,Bj)相关的模块A端口PAi的坐标信息以及模块B端口PBj的坐标信息

3.1从静态时序分析报告中获取与寄存器对(Ai,Bj)相关的模块A端口PAi及模块B端口PBj；

3.2获取模块A端口PAi的坐标信息

3.3获取模块B端口PBj的坐标信息

第四步，获取端口PAi和端口PBj相关的时序路径在模块A、顶层Top以及模块B内的逻辑级数n1、n2、n3；

4.1从静态时序分析报告中获取与端口PAi和端口PBj相关的时序路径报告；

4.2从该时序路径报告中获取从模块A端口PAi到模块A内边界寄存器Ai之间的逻辑级数n1；

4.3从该时序路径报告中获取从模块A端口PAi到模块B端口PBj之间的逻辑级数n2；

4.4从该时序路径报告中获取从模块B端口PBj到模块B内边界寄存器Bj之间的逻辑级数n3；

第五步，通过坐标信息和计算出d₁、d₂和d₃：

$d_1=|A_{x_i}-{\mathrm{PA}}_{x_i}|+|A_{y_i}-{\mathrm{PA}}_{y_i}|$

$d_2=|{\mathrm{PA}}_{x_i}-{\mathrm{PB}}_{x_j}|+|{\mathrm{PA}}_{y_i}-{\mathrm{PB}}_{y_j}|$

$d_3=|B_{x_j}-{\mathrm{PB}}_{x_j}|+|B_{y_j}-{\mathrm{PB}}_{y_j}|$

第六步，将模块A与模块B之间的时钟偏差skew(AB)初始值设定为时钟周期的15％，即skew_0(AB)＝T*15％；

第七步，考虑时钟偏差以后，时序预算公式为：

T-skew(AB)＝t₁+t₂+t₃，N＝n₁+n₂+n₃，D＝d₁+d₂+d₃

$t_1=\frac{T-skew\left(AB\right)-\mathrm{\α}D}{N}\·n_1+{\mathrm{\αd}}_1$

$t_2=\frac{T-skew\left(AB\right)-\mathrm{\α}D}{N}\·n_2+{\mathrm{\αd}}_2$

$t_3=\frac{T-skew\left(AB\right)-\mathrm{\α}D}{N}\·n_3+{\mathrm{\αd}}_3$

将前述步骤计算出来的α、n1、n2、n3、skew(AB)、d₁、d₂、d₃分别代入时序预算公式，得出t₁、t₂、t₃：

$t_1=\frac{T*85\%-\mathrm{\α}(d_1+d_2+d_3)}{n_1+n_2+n_3}*n_1+{\mathrm{\αd}}_1$

$t_2=\frac{T*85\%-\mathrm{\α}(d_1+d_2+d_3)}{n_1+n_2+n_3}*n_2+{\mathrm{\αd}}_2$

$t_3=\frac{T*85\%-\mathrm{\α}(d_1+d_2+d_3)}{n_1+n_2+n_3}*n_3+{\mathrm{\αd}}_3$

第八步，由t₁、t₂、t₃计算出模块A端口PAi、模块B端口PBj以及顶层路径PAi-->PBj的时序约束的预算值；

8.1对于坐标所对应的模块A端口PAi，将其输出延时约束的预算值设定为t₂+t₃；

8.2对于模块A端口PAi到模块B端口PBj，将其路径延时的预算值设定为t₂；

8.3对于坐标所对应的模块B的端口PBj，将其输入延时约束的预算值设定为t₁+t₂；

第九步，待芯片设计完成时钟树综合之后，评估第六步中预先设定的skew(AB)初始值的合理性；

9.1芯片设计完成时钟树综合之后，从静态时序分析报告中获取寄存器对(Ai,Bj)的时钟树延时和

9.2计算寄存器对(Ai,Bj)的实际时钟偏差值:

$skew\_real\left(AB\right)=T(A_{x_i},A_{y_i})-T(B_{x_j},B_{y_j})$

9.3将该实际的时钟偏差值skew_real(AB)与设定的时钟偏差初始值skew_0(AB)相比较，如果差值大于20ps，则对预定的skew(AB)修正为skew_real(AB)，重新执行步骤第七步、第八步；如果差值小于20ps，则不进行修正处理。