CN105048811A - Dc-dc变换器的导通时间校正定频跨周期控制器及方法 - Google Patents

Abstract

本发明公开一种DC-DC变换器的导通时间校正定频跨周期控制器及方法，控制器包括基准电压模块、动态比较器Comp、时钟产生模块、导通时间校正模块、占空比产生模块及相应的两组电容阵列Cp、Cn和死区时间及驱动电路模块；本发明允许电路在工作中有部分周期工作于待机模式，此时只有时钟产生模块与基准电压产生模块工作，大大降低了整个工作过程中的平均功耗；其次，控制模块中使用三个动态比较器代替了传统的静态比较器及误差放大器，由于动态比较器在每个周期中仅有极短的时刻进行比较，所以周期内的控制模块功耗也得到明显的降低；最后，结合导通时间校正技术，克服了传统PSM控制纹波大、极低输入电压时的响应速度过慢等问题。

Description

DC-DC变换器的导通时间校正定频跨周期控制器及方法

【技术领域】

本发明属于集成电路领域，具体涉及一种DC-DC变换器的导通时间校正定频跨周期控制器及方法，适用于低压低功率应用的直流-直流变换器。

【背景技术】

随着集成电路技术的发展，热电能量收集及管理系统越来越多地应用于便携式电子产品以及一些不便于更换电池的电子装置中。然而，通常热电转换装置产生的电压与功率均比较低，这就对后级的电源管理系统提出了很高的要求。第一个难点在于如何使得整个系统在100mV甚至更低的输入电压下启动，第二个难点是如何保证低输入功率下的系统高效率。

目前，对于热电能量收集及管理系统的研究主要集中在低压启动问题上，而对于系统效率关注度较低。理论上，直流-直流变换器的转换效率可以达到100％，然而，功率MOS管的导通损耗与开关损耗及控制模块功耗会引入额外的损耗，可以表示为：

P_loss＝P_conduction+P_switch+P_control(1)

其中，P_conduction代表功率管的导通损耗，与栅宽成反比；P_switch代表功率管的开关损耗，与栅宽成正比，这两项损耗可以通过优化功率管栅宽而得到最优值。最后一项P_control代表直流-直流变换器的控制模块所消耗的功率。

文献“WengPS,TangHY,KuPC,etal.50mV-inputbatterylessboostconverterforthermalenergyharvesting[J].Solid-StateCircuits,IEEEJournalof,2013,48(4):1031-1041.”中对boost电路采用了传统的脉冲宽度调制(PWM)控制技术，得到了73％的峰值效率，该系统中的控制模块消耗了约占总输入功率20％的损耗。其原因在于在PWM控制技术中，静态比较器及误差放大器模块消耗了较大的静态电流，从而为电路引入了较大的功耗。

文献“ChenPH,FanPMY.An83.4％PeakEfficiencySingle-InductorMultiple-OutputBasedAdaptiveGateBiasingDC-DCConverterforThermoelectricEnergyHarvesting[J].”中使用了单电感多输出的结构，使用其中的低压输出端为除驱动电路外的其他模块供电，从而减小功耗，再利用高压输出端为功率管栅极驱动电路供电以保证足够的驱动能力。同时，其控制模式采用了数字脉冲宽度调制(DPWM)技术，将PWM模式中的比较器与误差放大器替换为钟控触发器与计数器，数字电路不消耗静态电流，同时，在低频(100kHz)应用条件下，其动态功耗被限制在一个较低的范围内。其控制模块功耗仅有0.48μW，然而，由于输入功率很低，控制模块功耗占输入总功率的2％。并且，DPWM技术要求将模拟信号首先转换为数字信号进行处理，设计复杂度与成本较高。

文献“HuangTC,HsiehCY,YangYY,etal.Abattery-free217nWstaticcontrolpowerbuckconverterforwirelessRFenergyharvestingwith-calibrateddynamicon/offtimeandadaptivephaseleadcontrol[J].Solid-StateCircuits,IEEEJournalof,2012,47(4):852-862.”中针对射频能量收集系统中buck变换器提出了一种动态调整开关管导通/关断时间方法，完成了一种PFM控制策略，相比于PWM控制，该策略通过恒流源向固定电容充放电的方式来产生占空比，从而省去了误差放大器及补偿电路，极大地降低了控制模块功耗，但是，它需要一个静态比较器来持续比较输出电压与基准电压的大小。

boost变换器中，控制模块的作用是实时根据电路的输入、输出情况调节功率管的导通与关断时间，从而在输出端得到一个稳定的电压。最大限度地提高转换效率是研究的热点问题。在电感电流断续导通模式(DCM)下，boost变换器的输入、输出电压关系需要满足：

$\frac{V_{in}}{L}\×D_n=\frac{V_{out}-V_{in}}{L}\×D_p---\left(2\right)$

其中，V_in是boost电路的输入电压，V_out是boost电路的输出电压，L为储能电感的感值，D_n代表功率NMOS的导通时间t_on占整个周期T的比例，D_p代表功率PMOS的导通时间t_off占整个周期T的比例。由于电路工作在DCM下，D_n+D_p小于1。

为了得到最大转换效率，理论上讲，在NMOS管导通时间t_on过程中储存的能量一定要在PMOS管导通时间t_off结束时刻完全传递到负载，否则，如果t_off结束后电感还有剩余能量，就会造成能量的额外损耗；如果在能量完全传递到负载后t_off还没有结束，那么由于V_out大于V_in，负载将向电感储能，这一过程使得负载获得的功率减小，降低了效率。在稳定输出电压方面，现有的控制策略主要基于脉冲宽度调制(PWM)或者脉冲频率调制(PFM)，然而，热电能量收集及管理系统多用于低压低功率条件下，传统的PWM与PFM控制方式会引入比较大的控制模块功耗而降低系统效率。

【发明内容】

本发明的目的在于提供一种DC-DC变换器的导通时间校正定频跨周期控制器及方法，来实现稳压前提下的控制电路低功耗设计。

为了实现上述目的，本发明采用如下技术方案：

DC-DC变换器的导通时间校正定频跨周期控制器，包括基准电压模块、动态比较器Comp、时钟产生模块、导通时间校正模块、占空比产生模块及相应的两组电容阵列C_p、C_n和死区时间及驱动电路模块；

DC-DC变换器的输出端连接动态比较器Comp的第一比较端、基准电压模块和时钟产生模块，为动态比较器Comp提供比较电压信号V_out，为基准电压模块和时钟产生模块供电；

基准电压模块用于产生基准电压V_ref，其输入动态比较器Comp的第二比较端；

时钟产生模块用于生成全局时钟信号CLK，其输入动态比较器Comp中；

动态比较器Comp的输出端连接占空比产生模块；

占空比产生模块的输出端连接死区时间及驱动电路模块；

导通时间校正模块的输入端连接DC-DC变换器的NMOS管Mn的栅电压Vn、DC-DC变换器的PMOS管Mp的栅电压Vp、DC-DC变换器的输处电压V_out、V_ref、PMOS管Mp的漏极电压Vy和复位信号Reset，导通时间校正模块的输出端输出信号N[7:0]和P[7:0]分别用于控制电容阵列Cn和电容阵列Cp中对应控制开关的闭合；

死区时间及驱动电路模块的输出端连接DC-DC变换器的NMOS管Mn的栅极和DC-DC变换器的PMOS管Mp的栅极。

电容阵列C_n，其由9个电容并联，容值由高位到低位逐渐减小，除最高位的电容外其余电容均由对应的控制开关Sn[7:0]控制。

电容阵列C_p，由9个电容并联，各电容的容值相同，除一个电容外其余电容均由对应的控制开关Sp[7:0]控制。

在CLK的每个上升沿，动态比较器Comp对DC-DC变换器的输出电压V_out与基准电压模块产生的基准电压V_ref进行一次比较，如果V_out大于或等于V_ref，在这个时钟周期内除时钟产生模块、动态比较器Comp和基准电压模块外的模块处于待机模式，不产生占空比信号。

在CLK的每个上升沿，动态比较器Comp对DC-DC变换器的输出电压V_out与基准电压模块产生的基准电压V_ref进行一次比较，如果V_out小于V_ref，动态比较器Comp输出结果激活占空比产生模块，占空比产生模块产生的占空比信号输出给死区时间及驱动电路模块，死区时间及驱动电路模块根据接收的占空比信号输出控制电压V_n与V_p使NMOS管Mn和PMOS管Mp相应地开启与关闭，完成一次能量传输过程。

在第一个V_out小于V_ref的时钟周期，占空比产生模块根据C_n和C_p中的常通电容产生占空比信号；在接下来的时钟周期内，导通时间校正模块每个周期从高到低更新一次开关Sn[7：0]的状态，直到最后一个开关Sn[0]的状态更新后，开始更新开关Sp[7：0]的状态，直到最后一个开关Sp[0]的状态更新后，等待Reset信号进行复位；每个周期的开关状态更新后，占空比产生模块根据C_n和C_p中的电容值产生占空比信号。

导通时间校正模块包括D触发器D1、D触发器D2、D触发器D3、动态比较器Comp1、动态比较器Comp2、多路选择器MUX、8位逐次逼近寄存器8bitSAR；

D触发器D1的D端接电源V_out，Reset端接Vn，clk端接Vp，Q端接动态比较器Comp1的时钟输入端；

动态比较器Comp1的第一输入端连接V_out，第二输入端连接V_ref，输出端连接多路选择器MUX的一个输入端；

D触发器D2的D端接电源V_out，Reset端接Reset信号，clk端接N[0]，Q端接D触发器D3的D端；

D触发器D3的clk端接Vp，Reset端接Vn，Q端接动态比较器Comp2的时钟输入端；

动态比较器Comp2的第一输入端连接V_out，第二输入端连接V_y，输出端连接多路选择器MUX的另一个输入端；

多路选择器MUX的输出端连接8位逐次逼近寄存器8bitSAR的输入端，8位逐次逼近寄存器8bitSAR的输出端连接电容阵列C_n和电容阵列C_p中的控制开关。

DC-DC变换器的导通时间校正定频跨周期控制方法，包括以下步骤：

在初始时刻，电路启动模块首先工作，产生初始占空比并在DC-DC变换器输出端得到足够高的电压为DC-DC变换器的导通时间校正定频跨周期控制器的所有子模块供电；时钟产生模块生成全局时钟信号CLK，在CLK的每个上升沿，动态比较器Comp对DC-DC变换器的输出电压V_out与基准电压模块产生的基准电压V_ref进行一次比较，如果V_out大于或等于V_ref，在这个时钟周期内除时钟产生模块、动态比较器和基准电压模块外的模块处于待机模式，不产生占空比信号；如果V_out小于V_ref，动态比较器输出结果激活占空比产生模块，占空比产生模块产生的占空比信号输出给死区时间及驱动电路模块，死区时间及驱动电路模块根据接收的占空比信号输出控制电压V_n与V_p使NMOS管和PMOS管相应地开启与关闭，完成一次能量传输过程。

在Mp关断时刻，即在占空比信号V_p的上升沿，导通时间校正模块中的动态比较器Comp1对输出电压V_out与基准电压V_ref进行比较；此时刻为电感电流完全放电时刻，对应于输出电压最高的时刻，若此时的V_out仍然小于V_ref，比较器Comp1输出高电平给8bitSAR，8bitSAR生成对应位的数字码，这个数字码使得电容阵列C_n中最高位开关闭合，从而将对应电容并联进电容阵列Cn的总电容中，使电容阵列Cn的总电容容值增大，继而通过占空比产生模块增大Mn导通时间t_on；如果下一个时钟周期V_out仍然小于V_ref，8bitSAR控制下一个开关闭合，进一步增加Mn导通时间t_on；如此重复，直至V_out已经高于V_ref，电容阵列Cn的容值不变或者最后一个开关Sn[0]闭合。

经过8个周期后，数字码N[7：0]已经全部生成，NMOS管导通时间校正也已经完成，此时，最低位数字码N[0]激活导通时间校正模块的D触发器D2，使得多路选择器MUX的选择信号Ctrl由0变为1，MUX的输出结果由动态比较器Comp1的比较结果变为动态比较器Comp2的比较结果；同时，V_p开始通过D触发器D3向动态比较器Comp2提供时钟信号；Comp2在V_p上升沿对V_out与V_y的值进行比较以判断本周期内的PMOS管关断时刻是否正确；若V_out小于V_y，则代表PMOS管关断过早，导致剩余能量通过关断的PMOS管由电感L向负载传递，强制Mp的寄生二极管导通，在V_y与V_out间产生压降；此时，Comp2的比较结果输入给8bitSAR，并且产生对应位的数字码，数字码控制对应的电容阵列Cp中的对应位电容并联入电容阵列Cp的总电容中，再通过占空比产生模块增大t_off；如果V_out大于V_y，表示PMOS管导通时间已经超过理想值，Comp2输出0，不再增加电容阵列C_p电容值；数字码P[7：0]全部产生后，电路进入稳定工作状态，等待下一个Reset信号的到来全部复位。

相对于现有技术，本发明具有以下有益效果：首先，跨周期控制方式允许电路在工作中有部分周期工作于待机模式，此时，控制模块中除了时钟产生模块与基准电压产生模块工作之外其他模块均不工作，大大降低了控制模块在整个工作过程中的平均功耗；其次，控制模块中使用三个动态比较器代替了传统控制方式中的静态比较器及误差放大器，由于动态比较器在每个周期中仅有极短的时刻进行比较，所以周期内的控制模块功耗也得到明显的降低；最后，结合导通时间校正技术，本发明克服了传统PSM控制纹波大、极低输入电压时的响应速度过慢等问题。

【附图说明】

图1为应用本发明控制模式的boost电路整体结构示意图；

图2为N管导通时间校正模块与P管导通时间校正模块示意图；

图3(a)为电容阵列Cn；图3(b)为电容阵列Cp；

图4为跨周期及N管导通时间校正控制波形示意图；

图5为导通时间校正的PSM控制(V_out，1)与传统PSM控制(V_out，2)在负载变重或输入电压降低时的输出电压响应波形(△V>△V1-△V>△V2-△V1>0)。

【具体实施方式】

传统的跨周期调制模式(PSM)的电压变比可以表示为：

$\frac{V_{out}}{V_{in}}=\sqrt{\frac{(D_n+D_p)D_{n}TR}{2L}\×\frac{m}{m+n}}---\left(3\right)$

其中，m为正常工作的周期数，n为跳过的周期数，R为变换器的负载电阻。PSM控制的boost电路在稳态工作时呈现一种大周期特性，其大周期为(m+n)T，不同于PWM或PFM，PSM控制方法一般固定N管与P管的占空比及时钟频率，而通过调节大周期中跳过的周期数n来实现稳压功能。然而，在极低输入电压下，仅通过调节n来实现升压功能会使电路响应时间大大增长，负载较大时，输出电压甚至可能无法调整到其设计值。针对这一问题，本发明通过在PSM控制模式中加入导通时间校正的方式来加快变换器输入电压或负载跳变时电路的响应速度。

由(3)式可知，除了n值以外，D_n与D_p的取值均会影响变换器升压比，而为了保证P管零电流关断，Dn与Dp需要满足(2)式中的关系。那么将(2)式与(3)式联立，可以得到：

$\frac{V_{out}}{V_{in}}=\frac{1}{2}+\sqrt{D_n^2\×\frac{TR}{2L}\×\frac{m}{m+n}+\frac{1}{4}}---\left(4\right)$

可以看到，在电路参数及时钟周期确定的条件下，同时调节NMOS管占空比D_n与跳过的周期数n可以实现调整电压的功能。导通时间校正模块在检测到输入电压变低或者负载增大时，逐渐增加NMOS管的占空比D_n，在(4)式中可以看到，D_n对升压比的影响高于n的影响，D_n与n同时调整，变换器的输出可以在比传统PSM中更短的时间内完成电压调整功能。

boost变换器还有一项重要的指标，即输出纹波，对于PSM控制模式，在稳态时，其输出纹波表达式为：

$\mathrm{\Δ}V=\frac{\left(\right(1+n\left)\right(V_{out}-V_{in})-V_{in}{D}_n)}{(V_{out}-V_{in})C}\×{\mathrm{TI}}_o---\left(5\right)$

其中，I_o为负载电流，C为变换器输出滤波电容。可以看到，输出纹波随跳过周期数n的增大而增大，随占空比的增大而减小。增大输出滤波电容和增大时钟频率也可以进一步降低输出纹波。

对于传统的PSM控制，占空比D_n是固定的，D_n的选取需要根据瞬态响应时间和输出过冲/欠冲电压大小进行折中考虑。如果D_n较小，则响应时间会较大，而输出过冲/欠冲电压相对较小；如果D_n比较大，则响应时间减小，但输出过冲/欠冲电压增加。在本发明中，采用导通时间校正技术，在瞬态响应阶段，自适应增加D_n的值，这样可以迅速提升响应速度，同时，由于D_n在起始阶段可以设计得小一些，可以减小输出电压过冲/欠冲。

在具体的电路实现中，本发明基于动态比较器，每个周期动态比较器工作一次，对输出电压和参考电压进行比较，跨过周期或者通过调整导通时间，获得稳定电压，改善了瞬态响应速度。在电路实现时，与PWM控制相比，省去控制器中的比较器、误差放大器等高功耗模块；同时，允许控制模块在整个周期内进入待机状态，很大程度上减小了变换器的功耗；另外，导通时间校正技术还可以使PMOS管在零电流时刻关断，从而降低功率管的开关损耗。

针对低输入电压、低输入功率、宽输入范围的boost电路，本发明提出了具有功率管导通时间校正功能的定频跨周期控制方法，实现了控制模块的低功耗、变换器电路的高效率以及输出电压的低纹波。

请参阅图1所示，该实施例中DC-DC变换器以boost变换器为例；本发明一种DC-DC变换器的导通时间校正定频跨周期控制器如图1中虚线框部分所示，主要由基准电压模块、动态比较器、时钟产生模块、导通时间校正模块、占空比产生模块及相应的两组电容阵列C_p、C_n和死区时间及驱动电路模块构成。图2为实现导通时间校正的导通时间校正模块的电路结构。图3(a)所示为电容阵列C_n，其由9个电容并联，容值由高位到低位逐渐减小，除最高位的电容外其余电容均由对应的控制开关Sn[7:0]控制；图3(b)所示为电容阵列C_p，由9个电容并联，各电容的容值相同，除一个电容外其余电容均由对应的控制开关Sp[7:0]控制。

DC-DC变换器的输出端连接动态比较器Comp的第一比较端、基准电压模块和时钟产生模块，为动态比较器提供比较电压信号V_out，为基准电压模块和时钟产生模块供电。

基准电压模块用于产生基准电压V_ref，其输入动态比较器Comp的第二比较端；时钟产生模块用于生成全局时钟信号CLK，其输入动态比较器中。动态比较器的输出端连接占空比产生模块；占空比产生模块的输出端连接死区时间及驱动电路模块；导通时间校正模块的输入端连接DC-DC变换器的NMOS管Mn的栅电压Vn、DC-DC变换器的PMOS管Mp的栅电压Vp、DC-DC变换器的输处电压V_out、V_ref、PMOS管Mp的漏极电压Vy和复位信号Reset，导通时间校正模块的输出端输出信号N[7:0]和P[7:0]分别用于控制电容阵列Cn和电容阵列Cp中对应开关闭合。死区时间及驱动电路模块的输出端连接DC-DC变换器的NMOS管Mn的栅极和DC-DC变换器的PMOS管Mp的栅极。

本发明一种DC-DC变换器的导通时间校正定频跨周期控制方法，包括以下步骤：

在初始时刻，电路启动模块(图1中未画出)首先工作，产生初始占空比并在DC-DC变换器输出端得到足够高的电压为DC-DC变换器的导通时间校正定频跨周期控制器的所有子模块供电。时钟产生模块生成全局时钟信号CLK，在CLK的每个上升沿，动态比较器Comp对DC-DC变换器的输出电压V_out与基准电压模块产生的基准电压V_ref进行一次比较，如果V_out大于或等于V_ref，则认为此时负载端电压足够大，负载不需要获取更多能量，从而在这个时钟周期内除时钟产生模块、动态比较器和基准电压模块外的模块处于待机模式，不产生占空比信号，也就是说本周期被“跨过”；如果V_out小于V_ref，此时负载端电压不足以驱动负载正常工作，需要补充能量，继而动态比较器输出结果激活占空比产生模块，占空比产生模块产生的占空比信号输出给死区时间及驱动电路模块，死区时间及驱动电路模块根据接收的占空比信号输出控制电压V_n与V_p使NMOS管和PMOS管相应地开启与关闭，完成一次能量传输过程。

本发明中导通时间校正模块，包括D触发器D1、D触发器D2、D触发器D3、动态比较器Comp1、动态比较器Comp2、多路选择器MUX、8位逐次逼近寄存器8bitSAR。

D触发器D1的D端接电源V_out，Reset端接Vn，clk端接Vp，Q端接动态比较器Comp1的时钟输入端。动态比较器Comp1的第一输入端连接V_out，第二输入端连接V_ref，输出端连接多路选择器MUX的一个输入端。

D触发器D2的D端接电源V_out，Reset端接Reset信号，clk端接N[0]，Q端接D触发器D3的D端。D触发器D3的clk端接Vp，Reset端接Vn，Q端接动态比较器Comp2的时钟输入端。动态比较器Comp2的第一输入端连接V_out，第二输入端连接V_y，输出端连接多路选择器MUX的另一个输入端。

多路选择器MUX的输出端连接8位逐次逼近寄存器8bitSAR的输入端，8位逐次逼近寄存器8bitSAR的输出端连接电容阵列C_n和电容阵列C_p中的控制开关。

在Mp关断时刻，即在其占空比信号V_p的上升沿，导通时间校正模块中的动态比较器Comp1对输出电压V_out与基准电压V_ref进行比较。此时刻为电感电流完全放电时刻，也就对应于输出电压最高的时刻，若此时的V_out仍然小于V_ref，那么代表负载端在本周期所得到的能量仍然不足以使负载电压升到所需的V_ref，也就是需要增加Mn导通时间t_on，从而增大占空比D_n，继续提升输出电压V_out。比较器Comp1输出高电平给8bit逐次逼近寄存器(SAR)，寄存器生成对应位的数字码(每个时钟周期控制一位控制开关的导通或关断)，比如N[7]＝1，这个数字码将使得电容阵列C_n中的开关Sn[7]闭合，从而电容C[7]并联进电容阵列Cn的总电容中，使电容阵列Cn的总电容容值增大，继而通过占空比产生模块增大Mn导通时间t_on。如果下一个时钟周期V_out仍然小于V_ref，8bit逐次逼近寄存器(SAR)控制下一个开关Sn[6]闭合，进一步增加Mn导通时间t_on；如此重复，直至最后一个开关Sn[0]闭合或者关断。反之，如果V_out已经高于V_ref，则对应位的数字码为0，电容阵列Cn的容值不变。需要说明的是，C_n的值事先经过计算，保证初始的常通电容60C不会超过所需的等效容值，并且，逐位减小的电容值也确保了电路的输出电压最终以一个逐渐减小的幅度趋于V_ref，从而减小瞬态下的电压变化幅度。

经过8个周期后，数字码N[7：0]已经全部生成，NMOS管导通时间校正也已经完成，此时，最低位数字码N[0]激活导通时间校正模块的D触发器D2，使得多路选择器MUX的选择信号Ctrl由0变为1，MUX的输出结果由动态比较器Comp1的比较结果变为动态比较器Comp2的比较结果。同时，V_p开始通过D触发器D3向动态比较器Comp2提供时钟信号。类似的，Comp2在V_p上升沿对V_out与V_y的值进行比较以判断本周期内的PMOS管关断时刻是否正确。若V_out小于V_y，则代表PMOS管关断过早，导致剩余能量通过关断的PMOS管由电感L向负载传递，强制Mp的寄生二极管导通，在V_y与V_out间产生压降。此时，Comp2的比较结果输入给8bitSAR，并且产生对应位的数字码，数字码控制对应的电容阵列Cp中的对应位电容并联入电容阵列Cp的总电容中，再通过占空比产生模块增大t_off。如果V_out大于V_y，表示PMOS管导通时间已经超过理想值，Comp2输出0，不再增加电容阵列C_p电容值。数字码P[7：0]全部产生后，电路进入稳定工作状态，等待下一个Reset信号的到来全部复位。

本发明提出的控制策略除了对P管导通时间进行校正以降低功率管损耗外，还在控制模块中采用了不消耗静态电流的动态比较器来减小功耗，动态比较器Comp、Comp1和Comp2只在一个很短时间内工作，这段时间在整个变换器的开关周期内占比极小，从而控制模块的平均功耗得到降低。并且，跨周期控制策略允许电路在负载端能量足够大的时候进入待机模式，可以进一步降低电路的平均功耗。

图2所示电路在0.18μm标准CMOS工艺下完成了电路设计与验证，实现了除储能电感与滤波电容外的全电路集成，其中，电感值为40μH，电容值为5μF。变换器电路的工作频率为100kHz，输入电压范围为100mV至500mV，输出电压为1.2V，纹波小于5％。在100mV输入电压和500μA负载电流下，变换器输入功率为671.7μW，输出功率为627.4μW，效率为93.4％，其中，控制模块功耗为5.4μW，约占总输入功率的0.8％。

图5给出了采用本发明的N管导通时间校正技术的PSM控制方法相比于传统定占空比的PSM控制方法在瞬态响应时间上的优势。当DC-DC变换器的输入变小或者负载变重时，N管导通时间技术将逐周期增加N管的导通时间，从而每个周期内的升压效果(以△V表示)逐次增加，使得输出电压V_out可以在相比于传统方法更快的时间内再次达到预设的参考电压V_ref。同时，电容阵列Cn中电容容值逐次减小，保证了△V>△V1-△V>△V2-△V1，即每个周期相较于前一周期升压的增量逐次减小，从而使输出电压V_out可以一个较小的过冲达到参考电压V_ref。综上，采用本发明的N管导通时间校正技术的PSM控制方法可以使电路在输入变小或负载变重时实现输出电压的快速响应，同时将过冲电压限制在较小的范围内。

Claims (10)

1.DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，包括基准电压模块、动态比较器Comp、时钟产生模块、导通时间校正模块、占空比产生模块及相应的两组电容阵列C_p、C_n和死区时间及驱动电路模块；

DC-DC变换器的输出端连接动态比较器Comp的第一比较端、基准电压模块和时钟产生模块，为动态比较器Comp提供比较电压信号V_out，为基准电压模块和时钟产生模块供电；

基准电压模块用于产生基准电压V_ref，其输入动态比较器Comp的第二比较端；

时钟产生模块用于生成全局时钟信号CLK，其输入动态比较器Comp中；

动态比较器Comp的输出端连接占空比产生模块；

占空比产生模块的输出端连接死区时间及驱动电路模块；

导通时间校正模块的输入端连接DC-DC变换器的NMOS管Mn的栅电压Vn、DC-DC变换器的PMOS管Mp的栅电压Vp、DC-DC变换器的输处电压V_out、V_ref、PMOS管Mp的漏极电压Vy和复位信号Reset，导通时间校正模块的输出端输出信号N[7:0]和P[7:0]分别用于控制电容阵列Cn和电容阵列Cp中对应控制开关的闭合；

死区时间及驱动电路模块的输出端连接DC-DC变换器的NMOS管Mn的栅极和DC-DC变换器的PMOS管Mp的栅极。

2.根据权利要求1所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，电容阵列C_n，其由9个电容并联，容值由高位到低位逐渐减小，除最高位的电容外其余电容均由对应的控制开关Sn[7:0]控制。

3.根据权利要求1所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，电容阵列C_p，由9个电容并联，各电容的容值相同，除一个电容外其余电容均由对应的控制开关Sp[7:0]控制。

4.根据权利要求1所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，在CLK的每个上升沿，动态比较器Comp对DC-DC变换器的输出电压V_out与基准电压模块产生的基准电压V_ref进行一次比较，如果V_out大于或等于V_ref，在这个时钟周期内除时钟产生模块、动态比较器Comp和基准电压模块外的模块处于待机模式，不产生占空比信号。

5.根据权利要求1所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，在CLK的每个上升沿，动态比较器Comp对DC-DC变换器的输出电压V_out与基准电压模块产生的基准电压V_ref进行一次比较，如果V_out小于V_ref，动态比较器Comp输出结果激活占空比产生模块，占空比产生模块产生的占空比信号输出给死区时间及驱动电路模块，死区时间及驱动电路模块根据接收的占空比信号输出控制电压V_n与V_p使NMOS管Mn和PMOS管Mp相应地开启与关闭，完成一次能量传输过程。

6.根据权利要求5所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，在第一个V_out小于V_ref的时钟周期，占空比产生模块根据C_n和C_p中的常通电容产生占空比信号；在接下来的时钟周期内，导通时间校正模块每个周期从高到低更新一次开关Sn[7：0]的状态，直到最后一个开关Sn[0]的状态更新后，开始更新开关Sp[7：0]的状态，直到最后一个开关Sp[0]的状态更新后，等待Reset信号进行复位；每个周期的开关状态更新后，占空比产生模块根据C_n和C_p中的电容值产生占空比信号。

7.根据权利要求1所述的DC-DC变换器的导通时间校正定频跨周期控制器，其特征在于，导通时间校正模块包括D触发器D1、D触发器D2、D触发器D3、动态比较器Comp1、动态比较器Comp2、多路选择器MUX、8位逐次逼近寄存器8bitSAR；

D触发器D1的D端接电源V_out，Reset端接Vn，clk端接Vp，Q端接动态比较器Comp1的时钟输入端；

动态比较器Comp1的第一输入端连接V_out，第二输入端连接V_ref，输出端连接多路选择器MUX的一个输入端；

D触发器D2的D端接电源V_out，Reset端接Reset信号，clk端接N[0]，Q端接D触发器D3的D端；

D触发器D3的clk端接Vp，Reset端接Vn，Q端接动态比较器Comp2的时钟输入端；

动态比较器Comp2的第一输入端连接V_out，第二输入端连接V_y，输出端连接多路选择器MUX的另一个输入端；

多路选择器MUX的输出端连接8位逐次逼近寄存器8bitSAR的输入端，8位逐次逼近寄存器8bitSAR的输出端连接电容阵列C_n和电容阵列C_p中的控制开关。

8.DC-DC变换器的导通时间校正定频跨周期控制方法，其特征在于，基于权利要求1至7中任一项所述的DC-DC变换器的导通时间校正定频跨周期控制器，包括以下步骤：

在初始时刻，电路启动模块首先工作，产生初始占空比并在DC-DC变换器输出端得到足够高的电压为DC-DC变换器的导通时间校正定频跨周期控制器的所有子模块供电；时钟产生模块生成全局时钟信号CLK，在CLK的每个上升沿，动态比较器Comp对DC-DC变换器的输出电压V_out与基准电压模块产生的基准电压V_ref进行一次比较，如果V_out大于或等于V_ref，在这个时钟周期内除时钟产生模块、动态比较器和基准电压模块外的模块处于待机模式，不产生占空比信号；如果V_out小于V_ref，动态比较器输出结果激活占空比产生模块，占空比产生模块产生的占空比信号输出给死区时间及驱动电路模块，死区时间及驱动电路模块根据接收的占空比信号输出控制电压V_n与V_p使NMOS管和PMOS管相应地开启与关闭，完成一次能量传输过程。

9.根据权利要求8所述的DC-DC变换器的导通时间校正定频跨周期控制方法，其特征在于，在Mp关断时刻，即在占空比信号V_p的上升沿，导通时间校正模块中的动态比较器Comp1对输出电压V_out与基准电压V_ref进行比较；此时刻为电感电流完全放电时刻，对应于输出电压最高的时刻，若此时的V_out仍然小于V_ref，比较器Comp1输出高电平给8bitSAR，8bitSAR生成对应位的数字码，这个数字码使得电容阵列C_n中最高位开关闭合，从而将对应电容并联进电容阵列Cn的总电容中，使电容阵列Cn的总电容容值增大，继而通过占空比产生模块增大Mn导通时间t_on；如果下一个时钟周期V_out仍然小于V_ref，8bitSAR控制下一个开关闭合，进一步增加Mn导通时间t_on；如此重复，直至V_out已经高于V_ref，电容阵列Cn的容值不变或者最后一个开关Sn[0]闭合。

10.根据权利要求9所述的DC-DC变换器的导通时间校正定频跨周期控制方法，其特征在于，经过8个周期后，数字码N[7：0]已经全部生成，NMOS管导通时间校正也已经完成，此时，最低位数字码N[0]激活导通时间校正模块的D触发器D2，使得多路选择器MUX的选择信号Ctrl由0变为1，MUX的输出结果由动态比较器Comp1的比较结果变为动态比较器Comp2的比较结果；同时，V_p开始通过D触发器D3向动态比较器Comp2提供时钟信号；Comp2在V_p上升沿对V_out与V_y的值进行比较以判断本周期内的PMOS管关断时刻是否正确；若V_out小于V_y，则代表PMOS管关断过早，导致剩余能量通过关断的PMOS管由电感L向负载传递，强制Mp的寄生二极管导通，在V_y与V_out间产生压降；此时，Comp2的比较结果输入给8bitSAR，并且产生对应位的数字码，数字码控制对应的电容阵列Cp中的对应位电容并联入电容阵列Cp的总电容中，再通过占空比产生模块增大t_off；如果V_out大于V_y，表示PMOS管导通时间已经超过理想值，Comp2输出0，不再增加电容阵列C_p电容值；数字码P[7：0]全部产生后，电路进入稳定工作状态，等待下一个Reset信号的到来全部复位。