CN105048779B - 一种栅电压自适应快速驱动电路 - Google Patents

Abstract

本发明提供了一种栅电压自适应快速驱动电路，包括输出电流设定单元、加速电流选择单元、加速电流产生单元及恒流输出单元，所述输出电流设定单元分别与加速电流选择单元及恒流输出单元连接，加速电流选择单元与加速电流产生单元连接，加速电流产生单元与恒流输出单元连接，通过参考电压与比较器阵列对设定电流进行分级，使不同输出电流要求下恒流输出级都能得到对应的栅端加速，在进行PWM信号切换时能够准确快速得进行负载电流输出，在不影响输出电流平均值大小的前提下达到了提升开关速度的目的，从而显著提高LED显示屏幕的表达品质。

Description

一种栅电压自适应快速驱动电路

技术领域：

本发明涉及一种快速驱动电路，特别涉及一种应用于LED恒流驱动中的栅电压自适应快速驱动电路。

背景技术：

随着人们对环境和能源的关注越来越高，LED以其高效、安全、寿命长等优点在信息显示领域得到了广泛的应用。LED显示屏的普及得益于LED显示屏驱动控制技术的飞速发展，在LED显示驱动技术的强大支撑下，LED显示屏市场得到了蓬勃发展。因此，LED显示屏驱动芯片的好坏对LED显示屏的显示质量起着至关重要甚至决定性的作用。

目前LED显示驱动技术中关键指标主要体现在以下几个方面：最大输出电流，恒流源输出路数，电流输出误差以及显示数据刷新率。尤其伴随LED显示屏由户外走入室内，市场对LED显示屏的高显示质量高刷新率提出了更严格的要求。而LED高刷新率的前提便是LED恒流输出通道的快速电流响应。由此产生针对恒流输出通道的快速驱动电路。

现有的针对恒流输出通道的加速驱动电路，在通道开启时通过固定电流对输出通道的POWER MOS开关管的栅极进行充电，在给定时间脉冲内使栅极电压得到一定范围内的提升以帮助恒流输出环路的快速建立。

与此同时固定电流对开关管栅极的充电也在一定程度上影响了恒流输出的平均值大小，尤其在小电流输出的情况下，对栅极的固定电流充电会拉高输出通道的平均电流，由此影响整个LED显示屏幕的灰度表达。

发明内容：

本发明针对现有开关管栅极加速电路匹配的输出电流范围较小的缺点，提出了一种栅电压自适应快速驱动电路，能够根据输出负载不同而自动调节输出通道开关管栅极充电速度，从而能够在较大的输出电流范围内提供相应的输出通道快速响应。

本发明解决所述技术问题，采用的技术方案是，一种栅电压自适应快速驱动电路，包括输出电流设定单元、加速电流选择单元、加速电流产生单元以及恒流输出单元，所述输出电流设定单元分别与加速电流选择单元及恒流输出单元连接，所述加速电流选择单元与加速电流产生单元连接，所述加速电流产生单元与输出电流设定单元连接；

所述输出电流设定单元，用于产生输出通道比例放大的源参考电流以及加速电流选择单元所需参考电流；

所述加速电流选择单元，用于产生选择加速电流大小的选择信号，利用上述输出电流设定单元所产生的参考电流生成若干参考电压，分别与若干芯片内产生的固定参考电压进行比较以产生加速电流大小的选择信号；

所述加速电流产生单元，用于产生对输出开关管栅极充电的充电电流，其电流大小由上述加速电流选择单元产生的选择信号决定；

所述恒流输出单元，用于对上述输出电流设定单元所产生的参考电流进行比例放大，并由上述加速电流产生单元对输出开关管栅端进行充电加速以达到输出通道的快速开启。

具体的，所述输出电流设定单元包括第一运算放大器、第一参考电压输入端、第一晶体管、第二晶体管、第三晶体管及第四晶体管、第一电阻及第二电阻，所述第一参考电压输入端与第一运算放大器的正向输入端连接，第一运算放大器的反向输入端分别与第一晶体管源端及第一电阻的一端连接，第一电阻的另外一端与地连接，第一运算放大器的输出端与第一晶体管的栅端连接，第一晶体管的漏端分别与第二晶体管的漏端、第二晶体管的栅端、第三晶体管的栅端及第四晶体管的栅端连接，第二晶体管的源端、第三晶体管的源端及第四晶体管的源端均与低压电源输入端连接，第三晶体管的漏端分别与第二电阻的一端及恒流输出单元连接，第二电阻的另一端与地连接，第四晶体管的漏端与加速电流选择单元连接。

具体的，所述加速电流选择单元包括若干加速电流选择子级，每个子级加速电流选择包括：一个分压电阻、一个迟滞比较器、一个参考电压输入端、一个电流选择信号输出端；

进一步的，各个子级间的分压电阻为串联，第一个子级中的分压电阻一端与所述输出电流设定单元及第一子级中的迟滞比较器反向输入端连接，第一子级中的分压电阻另一端与第二子级中的分压电阻一端连接，第一子级中的参考电压输入端与第一子级中的迟滞比较器的正向输入端连接，第一子级中的电流选择信号输出端与第一子级中的迟滞比较器的输出端连接，第N子级中的分压电阻一端与第N-1子级中的分压电阻另一端及第N子级中的迟滞比较器反向输入端连接，第N子级中的分压电阻另一端与地连接，第N子级中的参考电压输入端与第N子级中的迟滞比较器的正向输入端连接，第N子级中的电流选择信号输出端与第N子级中的迟滞比较器的输出端连接，N大于等于2。

具体的，所述加速电流产生单元包括参考电流输入端、PWM脉冲控制端、若干加速电流控制子级、电流镜及开关，所述开关可以为NMOS开关、也可以为PMOS开关或由NMOS与PMOS组成的传输门，所述参考电流输入端与第五晶体管栅端及漏端、第六晶体管栅端、若干加速电流控制子级连接，第五晶体管源端与第七晶体管栅端及漏端连接，第六晶体管源端与第七晶体管源端均与地连接，第六晶体管漏端与第一开关的一端连接，第一开关的另外一端与第八晶体管栅端及漏端、第九晶体管栅端连接，第八晶体管源端与第九晶体管源端均与低压电源输入端连接，第九晶体管漏端与第二开关的一端连接，第二开关的另外一端与所述恒流输出单元及若干加速电流控制子级中第十三晶体管栅端连接，PWM脉冲控制端连接第一开关及第二开关；

进一步的，PWM脉冲控制端信号由PWM信号产生，在每次PWM信号开启通道时均产生固定时间的脉冲来开启第一开关及第二开关使电流导通，超过固定时间关闭第一开关及第二开关使电流断开；

进一步的，加速电流控制子级包括第十二晶体管与第十三晶体管，所述第十二晶体管的漏端与前述加速电流产生单元中的参考电流输入端连接，第十二晶体管的栅端与前述加速电流选择单元连接，第十二晶体管的源端与第十三晶体管漏端链接，第十三晶体管栅端与第二开关的另一端及恒流输出单元连接，第十三晶体管源端与地连接。

具体的，所述恒流输出单元包括负载输出端、第二运算放大器、恒流输出主控制环路及恒流输出副控制环路，所述第二运算放大器的正向输入端与前述输出电流设定单元连接，第二放大器的反向输入端与恒流输出主控制环路的第三开关的一端及恒流输出副控制环路的第四开关的一端连接，第二放大器的输出端与恒流输出主控制环路的第五开关的一端及恒流输出副控制环路的第十一晶体管栅端连接，负载输出端与恒流输出主环路的第十晶体管漏端连接；

进一步的，所述恒流输出主控制环路中第十晶体管的栅端与第五开关的另一端、第六开关的一端及加速电流产生单元连接，第六开关的另一端与地连接，第十晶体管的源端与第三电阻的一端及第三开关的另一端连接，第三电阻的另一端与地连接；

进一步的，所述恒流输出副控制环路中第十一晶体管的漏端与低压电源输入端连接，第十一晶体管的源端与第四电阻的一端及第四开关的另一端连接，第四电阻的另一端与地连接；

进一步的，所述恒流输出主控制环路中的第十晶体管为高压NMOS管；

进一步的，所述恒流输出主控制环路中的第三开关与第五开关由PWM信号控制，PWM信号为高时开启第三开关与第五开关使电流导通，PWM信号为低时关闭第三开关与第五开关使电流断开；所述恒流输出主控制环路中的第六开关与恒流输出副控制环路中的第四开关由PWM信号的反向信号控制，PWM信号为高时关闭第四开关与第六开关使电流断开，PWM信号为低时开启第四开关与第六开关使电流导通。

本发明的优点在于：通过参考电压与比较器阵列对设定电流进行分级，使不同输出电流要求下恒流输出级都能得到对应的栅端加速，在进行PWM信号切换时能够准确快速得进行负载电流输出，在不影响输出电流平均值大小的前提下达到了提升开关速度的目的，从而显著提高LED显示屏幕的表达品质。

附图说明：

图1为本发明一种栅电压自适应快速驱动电路的结构框图；

图2为本发明实施例中栅电压自适应快速驱动电路的电路图

图3为本发明实施例中加速电流选择单元的示意图；

图4为本发明实施例中加速电流产生单元的示意图；

图5为本发明实施例中PWM 信号产生的固定时间开启信号 的示意图；

图6为本发明恒流输出单元的示意图；

其中，200为输出电流设定单元，201为加速电流选择单元，202为加速电流产生单元，203为恒流输出单元，VCC为低压电源输入端，VREF为第一参考电压输入端，VREF0为加速电流选择单元子级中参考电压输入端，OP1为第一运算放大器，OP2为第二运算放大器，R1为第一电阻，R2为第二电阻，R3为第三电阻，R4为第四电阻，M1为第一晶体管，M2为第二晶体管，M3为第三晶体管，M4为第四晶体管，M5为第五晶体管，M6为第六晶体管，M7为第七晶体管，M8为第八晶体管，M9为第九晶体管，M10为第十晶体管，M11为第十一晶体管，M12为第十二晶体管，M13为第十三晶体管，S1为第一开关，S2为第二开关，S3为第三开关，S4为第四开关，S5为第五开关，S6为第六开关。

具体实施方式：

下面结合附图及实施例详细描述本发明的技术方案：本发明针对现有开关管栅极加速电路匹配的输出电流范围较小的缺点，提出了一种栅电压自适应快速驱动电路，如图1所示，包括输出电流设定单元、加速电流选择单元、加速电流产生单元及恒流输出单元，所述输出电流设定单元分别与加速电流选择单元及恒流输出单元连接，所述加速电流选择单元与加速电流产生单元连接，所述加速电流产生单元与恒流输出单元连接；所述输出电流设定单元，用于产生输出通道比例放大的源参考电流以及加速电流选择单元所需参考电流；所述加速电流选择单元，用于产生选择加速电流大小的选择信号，利用上述输出电流设定单元所产生的参考电流生成若干参考电压，分别与若干芯片内产生的固定参考电压进行比较以产生加速电流大小的选择信号；所述加速电流产生单元，用于产生对输出开关管栅极充电的充电电流，其电流大小由上述加速电流选择单元产生的选择信号决定；所述恒流输出单元，用于对上述输出电流设定单元所产生的参考电流进行比例放大，并由上述加速电流产生单元对输出开光管栅端进行充电加速以达到输出通道的快速开启。根据输出负载不同而自动调节输出通道开关管栅极充电速度，从而能够在较大的输出电流范围内提供相应的输出通道快速响应。所述输出电流设定单元包括第一运算放大器、第一参考电压输入端、第一晶体管、第二晶体管、第三晶体管及第四晶体管、第一电阻及第二电阻，所述第一参考电压输入端与第一运算放大器的正向输入端连接，第一运算放大器的反向输入端分别与第一晶体管源端及第一电阻的一端连接，第一电阻的另外一端与地连接，第一运算放大器的输出端与第一晶体管的栅端连接，第一晶体管的漏端分别与第二晶体管的漏端及栅端、第三晶体管的栅端及第四晶体管的栅端连接，第二晶体管的源端、第三晶体管的源端及第四晶体管的源端均与低压电源输入端连接，第三晶体管的漏端分别与第二电阻的一端及恒流输出单元连接，第二电阻的另一端与地连接，第四晶体管的漏端与加速电流选择单元连接。所述加速电流选择单元包括若干加速电流选择子级，每个子级加速电流选择包括：一个分压电阻、一个迟滞比较器、一个参考电压输入端、一个电流选择信号输出端；各个子级间的分压电阻为串联，第一个子级中的分压电阻一端与所述输出电流设定单元及第一子级中的迟滞比较器反向输入端连接，第一子级中的分压电阻另一端与第二子级中的分压电阻一端连接，第一子级中的参考电压输入端与第一子级中的迟滞比较器的正向输入端连接，第一子级中的电流选择信号输出端与第一子级中的迟滞比较器的输出端连接，第N子级中的分压电阻一端与第N-1子级中的分压电阻另一端及第N子级中的迟滞比较器反向输入端连接，第N子级中的分压电阻另一端与地连接，第N子级中的参考电压输入端与第N子级中的迟滞比较器的正向输入端连接，第N子级中的电流选择信号输出端与第N子级中的迟滞比较器的输出端连接，N大于等于2。

实施例

本例中，栅电压自适应快速驱动电路，如图2所示，输出电流设定单元200与包含n组加速电流选择子级单元的加速电流选择单元201及恒流输出单元203连接，加速电流选择单元201与加速电流产生单元202连接，加速电流产生单元202与恒流输出单元203连接。具体的，输出电流设定单元200中第一参考电压输入端VREF与第一运算放大器OP1的正向输入端连接，第一运算放大器OP1的反向输入端分别与第一电阻R1的一端及第一晶体管M1的源端连接，第一电阻R1的另一端与地连接，第一运算放大器OP1的输出端与第一晶体管M1的栅端连接，第一晶体管M1的漏端分别与第二晶体管M2的栅端和漏端、第三晶体管M3的栅端及第四晶体管M4的栅端连接，第二晶体管M2的源端、第三晶体管M3的源端及第四晶体管M4的源端分别与低压输入电源VCC连接，第三晶体管M3的漏端分别与第二电阻R2的一端及恒流输出单元203中的第二运算放大器OP2的正向输入端连接，第二电阻R2的另一端与地连接，第四晶体管M4的漏端与加速电流选择单元201中串联的分压电阻的一端连接，加速电流选择单元201中串联的分压电阻的另一端与地连接，分压电阻串联中任意两电阻串联节点均与对应迟滞比较器反向输入端连接，对应迟滞比较器正向输入端为对应参考电压VREFn，n取0、1、2、3……各迟滞比较器的输出端分别与对应电流选择信号输出端连接，加速电流产生单元202中参考电流输入端与第五晶体管M5栅端及漏端、第六晶体管M6栅端、若干加速电流控制子级连接，第五晶体管M5源端与第七晶体管M7栅端及漏端连接，第六晶体管M6源端与第七晶体管M7源端均与地连接，第六晶体管M6漏端与第一开关S1的一端连接，第一开关S1的另外一端与第八晶体管M8栅端及漏端、第九晶体管M9栅端连接，第八晶体管M8源端与第九晶体管M9源端均与低压电源输入端VCC连接，第九晶体管M9漏端与第二开关S2的一端连接，第二开关S2的另外一端与所述恒流输出单元及若干加速电流控制子级中第十三晶体管M13栅端连接，PWM脉冲控制端连接第一开关S1及第二开关S2，若干加速电流控制子级包括第十二晶体管M12与第十三晶体管M13，第十二晶体管M12的漏端与加速电流产生单元202中的参考电流输入端连接，第十二晶体管M12的栅端与前述加速电流选择单元201连接，第十二晶体管M12的源端与第十三晶体管M13漏端链接，第十三晶体管M13栅端与第二开关S2的另一端及恒流输出单元203连接，第十三晶体管M13源端与地连接，恒流输出单元203中第二运算放大器OP2的正向输入端与输出电流设定单元200连接，第二放大器OP2的反向输入端与恒流输出主控制环路的第三开关S3的一端及恒流输出副控制环路的第四开关S4的一端连接，第二放大器OP2的输出端与恒流输出主控制环路的第五开关S5的一端及恒流输出副控制环路的第十一晶体管M11栅端连接，负载输出端OUTn与恒流输出主环路的第十晶体管M10漏端连接，恒流输出主控制环路中第十晶体管M10的栅端与第五开关S5的另一端、第六开关S6的一端及加速电流产生单元202连接，第六开关S6的另一端与地连接，第十晶体管M10的源端与第三电阻R3的一端及第三开关S3的另一端连接，第三电阻R3的另一端与地连接，恒流输出副控制环路中第十一晶体管M11的漏端与低压电源输入端VCC连接，第十一晶体管M11的源端与第四电阻R4的一端及第四开关S4的另一端连接，第四电阻R4的另一端与地连接。

本例中开关均采用晶体管PMOS与NMOS组成的传输门。

现有LED恒流驱动芯片大多分8通道、16通道或24通道输出几种输出方式，本例仅以其中某一通道栅电压自适应快速驱动输出为例。

具体的输出电流设定单元200与加速电流选择单元201如图3所示，第一参考电压输入端VREF与第一运算放大器OP1的正向输入端连接，第一运算放大器OP1的反向输入端则分别与第一电阻R1的一端及第一晶体管M1的源端连接，同时第一运算放大器OP1的输出端与第一晶体管M1的栅端连接，在运算放大器的作用下若正向输入端与反向输入端电压不相等时则会通过调节第一晶体管M1的栅端使得流经第一电阻R1的电流大小反向变化，由此第一电阻R1上的压降等于VREF，所以流经第一晶体管M1的电流可以表达为：；

第二晶体管M2与第三晶体管M3及第四晶体管M4构成基本电流镜像，其镜像比例等于晶体管m数比例：，因此流经第二晶体管M2的电流大小为，流经晶体管M3的电流大小为，如图可知，输出电流设定单元200输出给恒流输出单元203的参考电压；

同时，流经第三晶体管M3的电流在加速电流选择单元201的分压电阻上产生的压降为与片内电压VREF0进行比较以得到加速电流选择信号SEL0，同理SEL1信号是由与VREF1进行比较得到，同理我们可以得到其他加速电流选择信号SELn；

具体的加速电流产生单元202如图4所示，逻辑信号SEL0、SEL1…SELn等加速电流选择信号由前述加速电流选择单元产生，片内偏置电流输入端Ibias与第五晶体管M5的栅端及漏端、第六晶体管M6的栅端、加速电流控制子级连接，第五晶体管M5的源端与第七晶体管M7的栅端及漏端连接，第七晶体管M7的源端与地连接，则第六晶体管M6的漏端电流可以表达为，由于第八晶体管M8与第九晶体管M9形成的电流镜镜像比例为1：k，同时假设此时第一开关S1与第二开关S2为导通状态，因此加速电流产生单元202通过第九晶体管M9漏端VGATEn输出的加速电流大小为，由此可以看出针对不同输出通道开关的栅电容可以通过改变第五晶体管M5、第七晶体管M7、第六晶体管M6及k的参数设定均能取得相应的充电电流，以帮助输出通道快速有效的输出；

进一步的，开启第一开关S1与第二开关S2的信号为PWM信号产生的固定时间开启信号如图5所示，当PWM为高时产生宽度为的高电平脉冲信号，以开启第一开关S1与第二开关S2；

进一步的，加速电流控制子级由两个晶体管串联构成，如图4中所示，本例仅以Part1为例说明，如前述Part1中加速电流选择信号SEL1控制第十二晶体管M12的开启或关断，当SEL1为逻辑高电平时，第十二晶体管M12开启，恒流输出单元203中开关管栅电压VGATEn的反馈信号可以通过控制第十三晶体管M13的栅电压使恒流输出开关管栅电压VGATEn在达到设定加速终点时能够关断加速电流终止加速，以此达到加速输出而不影响输出平均值大小的目的；而加速选择信号SELn的产生则为设定的输出电流分档匹配，在设定输出电流较大时，加速电流选择单元的比较器阵列比较结果输出较多0，此时选通的加速电流控制子级较少，则对的充电电流较大；而在设定输出电流较小时，加速电流选择单元的比较器阵列比较结果输出较多逻辑高电平，此时选通的加速电流控制子级较多，则恒流输出单元203中开关管栅电压VGATEn被快速充电至较低电平时便反馈关断加速；以此实现栅电压自适应快速驱动；

具体的恒流输出单元如图6所示，当PWM信号为高选择通道开启时，第三开关S3与第五开关S5导通，第四开关S4与第六开关S6关断，恒流输出单元203中的主环路第二运算放大器OP2便通过第三开关S5驱动输出开关管第十晶体管M10，同时因为运算放大器的作用，第二运算放大器OP2的正向输入端电压VREFout与反向输入端电压相等，由此可以得出，，因此计算出输出电流与设定电阻第一电阻R1的关系：

进一步的，当PWM信号为低时，第四开关S4与第六开关S6开启，第三开关S3与第五开关S5关断，此时输出通道开关管第十晶体管M10的栅端被拉到地，第二运算放大器OP2通过第十一晶体管M11与第四电阻R4维持副环路稳定，以便PWM为高时主环路的快速响应与开启，由于第四电阻R4的大小可调，由此副环路的维持电流可以降到极低。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解；其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (3)

1.一种栅电压自适应快速驱动电路，其特征在于，包括输出电流设定单元、加速电流选择单元、加速电流产生单元及恒流输出单元，所述输出电流设定单元分别与加速电流选择单元及恒流输出单元连接，加速电流选择单元与加速电流产生单元连接，加速电流产生单元与恒流输出单元连接；

所述输出电流设定单元，用于产生输出通道比例放大的源参考电流以及加速电流选择单元所需参考电流；

所述加速电流选择单元，用于产生选择加速电流大小的选择信号，利用上述输出电流设定单元所产生的参考电流生成若干参考电压，分别与若干芯片内产生的固定参考电压进行比较以产生加速电流大小的选择信号；

所述加速电流产生单元，用于产生对输出开关管栅极充电的充电电流，其电流大小由上述加速电流选择单元产生的选择信号决定；

所述恒流输出单元，用于对上述输出电流设定单元所产生的参考电流进行比例放大，并由上述加速电流产生单元对输出开关管栅端进行充电加速以达到输出通道的快速开启。

2.根据权利要求1所述的栅电压自适应快速驱动电路，其特征在于，所述输出电流设定单元包括第一运算放大器、第一参考电压输入端、第一晶体管、第二晶体管、第三晶体管及第四晶体管、第一电阻及第二电阻，所述第一参考电压输入端与第一运算放大器的正向输入端连接，第一运算放大器的反向输入端分别与第一晶体管源端及第一电阻的一端连接，第一电阻的另外一端与地连接，第一运算放大器的输出端与第一晶体管的栅端连接，第一晶体管的漏端分别与第二晶体管的漏端及栅端、第三晶体管的栅端及第四晶体管的栅端连接，第二晶体管的源端、第三晶体管的源端及第四晶体管的源端均与低压电源输入端连接，第三晶体管的漏端分别与第二电阻的一端及恒流输出单元连接，第二电阻的另一端与地连接，第四晶体管的漏端与加速电流选择单元连接。

3.根据权利要求1所述的栅电压自适应快速驱动电路，其特征在于，所述加速电流选择单元包括若干加速电流选择子级，每个子级加速电流选择包括：一个分压电阻、一个迟滞比较器、一个参考电压输入端、一个电流选择信号输出端；各个子级间的分压电阻为串联，第一个子级中的分压电阻一端与所述输出电流设定单元及第一子级中的迟滞比较器反向输入端连接，第一子级中的分压电阻另一端与第二子级中的分压电阻一端连接，第一子级中的参考电压输入端与第一子级中的迟滞比较器的正向输入端连接，第一子级中的电流选择信号输出端与第一子级中的迟滞比较器的输出端连接，第N子级中的分压电阻一端与第N-1子级中的分压电阻另一端及第N子级中的迟滞比较器反向输入端连接，第N子级中的分压电阻另一端与地连接，第N子级中的参考电压输入端与第N子级中的迟滞比较器的正向输入端连接，第N子级中的电流选择信号输出端与第N子级中的迟滞比较器的输出端连接，N大于等于2。