CN104991881B - 一种串行总线系统及地址分配方法 - Google Patents

一种串行总线系统及地址分配方法 Download PDF

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Abstract

本发明公开了一种串行总线系统和地址分配方法，串行总线上的多个节点通过时钟线及脉冲信号线连接，并且，相邻两个节点之间设置有延时电路，起始节点在时钟线及脉冲信号线上同时发送信号，其他节点根据接收到的两个信号的时间差计算出各自的地址。各节点的CPU不参与其他节点的地址分配过程，因此，即使串行总线上的某个节点故障或不在线，也不会影响其他节点的地址分配。

Description

一种串行总线系统及地址分配方法
技术领域
本发明涉及串行总线技术领域，更具体的说，是涉及一种串行总线系统及地址分配方法。
背景技术
串行总线(如RS485、CAN等)是采用一条电缆作总线，将各个节点串接起来进行通信的方式。由于其硬件设计简单、布线方便、成本低廉等优点，在工业控制、楼宇控制、环境监测、电子设备等各种场合中广泛应用。
串行总线上的各个节点挂接上同一条总线上，一个节点发送的数据包，所有其他节点都能接收到。为了区分数据包的接收方，就必须对总线上的节点进行地址编码，并在数据包中增加接收方的地址信息。
现有技术中，常用的一种为串行总线上的各节点分配地址的方法，即，将所有串行总线上的各个节点逐个级联，然后由第1个节点设置第2个节点的地址，再由第2个节点设置第3个节点的地址，以此类推，直至最后的节点。但是，上述为串行总线上的各节点分配地址的方法存在如下问题：各节点的CPU必须参与下一个节点的地址设置过程，因此当一个节点发生故障后，后续所有节点的地址都将无法正常分配。
发明内容
有鉴于此，本发明提供了一种串行总线系统及地址分配的方法，以克服现有技术中为串行总线上的各节点分配地址的方法由于各节点的CPU必须参与下一个节点的地址设置过程而导致的当一个节点发生故障后，后续所有节点的地址都将无法正常分配的问题。
为实现上述目的，本发明提供如下技术方案：
一种串行总线系统，包括：
串接有多个节点的串行总线、时钟线以及脉冲信号线；
相邻两个节点之间设置有延时电路；
其中，任意两个相邻节点之间的连接方式具体如下：
第一节点的第一端口通过所述脉冲信号线连接延时电路的脉冲信号输入端，所述延时电路的输出端通过所述脉冲信号线连接第二节点的第一端口；
第一节点的第二端口通过所述时钟线连接延时电路的时钟信号输入端后，连接第二节点的第二端口；
所述延时电路的时钟信号输入端发生上升沿变化的预设时间之后，所述延时电路的输出端为延时电路的脉冲信号输入端在时钟信号输入端发生上升沿变化的时刻的状态；所述延时电路的时钟信号输入端未发生上升沿变化时，所述延时电路的输出端的状态不改变。
可选的，所述延时电路包括：
D触发器和RC电路；
其中，所述RC电路由电阻(R)和电容(C)组成；
D触发器的第一输入端(D0)为所述延时电路的脉冲信号输入端；
D触发器的第二输入端(CLK0)为所述延时电路的时钟信号输入端；
D触发器的输出端(Q0)与所述RC电路的电阻一端相连，所述RC电路的电阻的另一端连接所述RC电路的电容的一端后为所述延时电路的输出端；所述RC电路的电容的另一端接地。
可选的，所述延时电路采用可编程逻辑器件构建。
一种地址分配方法，应用于以上所述的串行总线系统，所述方法包括：
为起始节点分配初始地址s1；
起始节点在脉冲信号线上发出一个脉冲，并在时钟线上发出周期为T的方波，其中所述脉冲的持续时间小于所述周期T；
当前节点计算接收到所述脉冲和所述方波的时间差；所述当前节点为除所述起始节点之外的其他节点中的任意一个节点；
当前节点根据所述初始地址s1以及所述时间差计算自身地址。
可选的，所述当前节点计算接收到所述脉冲和所述方波的时间差具体包括：
从所述方波的第一个上升沿开始计时，到当前节点接收到的脉冲信号发生第一个上升沿时结束，获取当前节点的计时时间ΔT作为所述时间差。
可选的，所述根据所述初始地址s1以及所述时间差计算自身地址具体包括：
根据公式sn＝s1+(ΔT+T-t)/T计算当前节点的地址，其中，n为当前节点的顺序号，t为延时电路的延时时间，t＜T/2。
可选的，所述初始地址s1为0。
可选的，所述初始地址s1为1。
经由上述的技术方案可知，与现有技术相比，本发明公开了一种串行总线系统和地址分配方法，串行总线上的多个节点通过时钟线及脉冲信号线连接，并且，相邻两个节点之间设置有延时电路，起始节点在时钟线及脉冲信号线上同时发送信号，其他节点根据接收到的两个信号的时间差计算出各自的地址。各节点的CPU不参与其他节点的地址分配过程，因此，即使串行总线上的某个节点故障或不在线，也不会影响其他节点的地址分配。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例公开的一种串行总线系统的结构示意图；
图2为本发明实施例公开的一种延时电路效果图；
图3为本发明实施例公开的一种延时电路的具体结构；
图4为本发明实施例公开的一种地址分配方法流程示意图；
图5为本发明示例公开的一种串行总线系统的结构示意图；
图6为本发明示例公开的一种电平变化示意图；
图7为本发明实施例公开一种工业控制系统结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，这仅仅是描述本发明的实施例中对相同属性的对象在描述时所采用的区分方式。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，以便包含一系列单元的过程、方法、系统、产品或设备不必限于那些单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它单元。
由背景技术可知，现有技术中为串行总线上的各节点分配地址的方法由于各节点的CPU必须参与下一个节点的地址设置过程而导致当一个节点发生故障后，后续所有节点的地址都将无法正常分配。
为此，本发明公开了一种串行总线系统和地址分配方法，串行总线上的多个节点通过时钟线及脉冲信号线连接，并且，相邻两个节点之间设置有延时电路，起始节点在时钟线及脉冲信号线上同时发送信号，其他节点根据接收到的两个信号的时间差计算出各自的地址。各节点的CPU不参与其他节点的地址分配过程，因此，即使串行总线上的某个节点故障或不在线，也不会影响其他节点的地址分配。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
请参阅附图1，为本发明公开的一种串行总线系统的实施例1的结构示意图，该系统具体包括：
串接有多个节点(节点1、节点2、……、节点m)的串行总线(L1)、时钟线(L2)以及脉冲信号线(L3)；
相邻两个节点之间设置有延时电路(A)；
其中，任意两个相邻节点之间的连接方式具体如下：
第一节点的第一端口(B1)通过所述脉冲信号线连接延时电路的脉冲信号输入端，所述延时电路的输出端通过所述脉冲信号线连接第二节点的第一端口(B1)；
第一节点的第二端口(B2)通过所述时钟线连接延时电路的时钟信号输入端后，连接第二节点的第二端口(B2)；
所述延时电路的时钟信号输入端(CLK)发生上升沿变化的预设时间(即延时电路的延时时间)之后，所述延时电路的输出端(Q)为延时电路的脉冲信号输入端(D)在时钟信号输入端(CLK)发生上升沿变化的时刻的状态；所述延时电路的时钟信号输入端(CLK)未发生上升沿变化时，所述延时电路的输出端(Q)的状态不改变，具体的可参见图2所示的延时电路效果图。
本实施例公开了一种串行总线系统，串行总线上的多个节点通过时钟线及脉冲信号线连接，并且，相邻两个节点之间设置有延时电路，基于该系统，起始节点在时钟线及脉冲信号线上同时发送信号，其他节点根据接收到的两个信号的时间差计算出各自的地址。各节点的CPU不参与其他节点的地址分配过程，因此，即使串行总线上的某个节点故障或不在线，也不会影响其他节点的地址分配。
另外，本发明还公开了一种延时电路的具体结构，具体请参阅附图3的示意图。
所述延时电路包括：
D触发器和RC电路；
其中，所述RC电路由电阻(R)和电容(C)组成；
D触发器的第一输入端(D0)为所述延时电路的脉冲信号输入端(D)；
D触发器的第二输入端(CLK0)为所述延时电路的时钟信号输入端(CLK)；
D触发器的输出端(Q0)与所述RC电路的电阻一端相连，所述RC电路的电阻的另一端连接所述RC电路的电容的一端后为所述延时电路的输出端(Q)；所述RC电路的电容的另一端接地。
需要说明的是，调节电阻阻值、电容容量，可以调节延时电路的延时时间。
进一步需要说明的是，所述延时电路采用可编程逻辑器件，如CPLD(ComplexProgrammable Logic Device，复杂可编程逻辑器件)、FPGA(Field－Programmable GateArray，现场可编程门阵列)等构建。以CPLD为例，具体的，将CPLD的2根输入管脚分别定义为D和CLK，1根输出管脚定义为Q。同样在每2个节点之间放置一个CPLD单元，并用相同的方式将各个管脚连接起来。然后，对CPLD进行编程，通过逻辑程序控制Q管脚的输出特定与之前所述的延时电路完全一致。
在上述本发明公开的实施例的基础上，本发明还公开了一种地址分配方法，将通过以下实施例进行详细说明。
请参阅附图4，为本发明公开的一种地址分配方法实施例1流程示意图，所述方法应用于前面所述的串行总线系统，该方法具体包括：
S101，为起始节点分配初始地址s1。
需要说明的是，初始地址s1可以为任意值，优选的可以为0或1。
S102，起始节点在脉冲信号线上发出一个脉冲，并在时钟线上发出周期为T的方波。
其中，所述脉冲的持续时间小于所述周期T。
S103，当前节点计算接收到所述脉冲和所述方波的时间差。
所述当前节点为除所述起始节点之外的其他节点中的任意一个节点。
具体的，从所述方波的第一个上升沿开始计时，到当前节点接收到的脉冲信号发生第一个上升沿时结束，获取当前节点的计时时间ΔT作为所述时间差。
S104，当前节点根据所述初始地址s1以及所述时间差计算自身地址。
具体的，根据公式sn＝s1+(ΔT+T-t)/T计算当前节点的地址，其中，n为当前节点的顺序号，t为延时电路的延时时间，t＜T/2。
本实施例公开的地址分配方法，起始节点在时钟线及脉冲信号线上同时发送信号，其他节点根据接收到的两个信号的时间差计算出各自的地址。各节点的CPU不参与其他节点的地址分配过程，因此，即使串行总线上的某个节点故障或不在线，也不会影响其他节点的地址分配。
另外，本实施例给出了如下示例详细描述上述方法。
请参阅附图5，为本示例中的串行总线系统结构示意图，该串行总线系统包括4个节点(节点1、节点2、节点3和节点4)，相邻两个节点之间连接有1个延时电路，延时电路具有脉冲信号输入端(D)、时钟信号输入端(CLK)以及输出端(Q)。为方便描述，将四个节点的第一输出端连接的脉冲信号线分别命名为D、Q1、Q2和Q3。时钟信号线为CLK。
地址分配的具体过程如下：
节点1作为起始节点，自动分配地址为s1＝1。
当需要分配地址时，节点1先在D线上发出1个脉冲，然后再在CLK线上发出周期为T的方波。其中脉冲信号线上脉冲的持续时间小于T、
经过多个延时电路后，Q1、Q2、Q3端口的电平变化如图6所示。其中延时电路的延时时间t经过调节，保证t＜T/2。
节点2监控CLK线和Q1线的电平变化过程，从CLK线电平发生第1个上升沿开始计时，到Q1线电平发生上升沿时结束。由于节点1与节点2之间有1个延时电路，因此计时时间为t。
节点3监控CLK线和Q2线的电平变化过程，从CLK线电平发生第1个上升沿开始计时，到Q2线电平发生上升沿时结束。由于节点1与节点3之间有2个延时电路，因此计时时间为t+T。
节点4监控CLK线和Q3线的电平变化过程，从CLK线电平发生第1个上升沿开始计时，到Q3线电平发生上升沿时结束。由于节点1与节点4之间有3个延时电路，因此计时时间为t+2T。
节点2、节点3、节点4根据计算公式：sn＝s1+(ΔT+T-t)/T，得到各自的地址，分别为2、3、4。ΔT为各节点各自记录得到的计时时间。
如果存在节点5、节点6,，……，可以按照上述方法类推，即可得到所有节点的地址。
需要说明的是，本发明目前具体应用于工业控制系统中，在实现案例中，控制器承担节点1的角色，各从站承担节点2、节点3、……的角色。
上述控制器和从站均使用统一的接口端子设计，例如标准的DB9、DB15端子。在接口端子内部集成了延时电路。具体可参见图7所示。
根据上述设计，由于延时电路集成在了接口端子内，而接口端子对于节点是独立的部件。因此，当某个从站发生故障或不在线时，只要相应的接口端子存在，控制器仍然能够对其余节点正常进行地址分配。而且当故障或不在线的从站恢复正常后，只要控制器重新发起分配地址，该从站其也能得到地址，且不会影响其它已分配到地址的从站。
综上所述：
本发明公开了一种串行总线系统和地址分配方法，串行总线上的多个节点通过时钟线及脉冲信号线连接，并且，相邻两个节点之间设置有延时电路，起始节点在时钟线及脉冲信号线上同时发送信号，其他节点根据接收到的两个信号的时间差计算出各自的地址。各节点的CPU不参与其他节点的地址分配过程，因此，即使串行总线上的某个节点故障或不在线，也不会影响其他节点的地址分配。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
另外需说明的是，以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。另外，本发明提供的装置实施例附图中，模块之间的连接关系表示它们之间具有通信连接，具体可以实现为一条或多条通信总线或信号线。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件的方式来实现，当然也可以通过专用硬件包括专用集成电路、专用CPU、专用存储器、专用元器件等来实现。一般情况下，凡由计算机程序完成的功能都可以很容易地用相应的硬件来实现，而且，用来实现同一功能的具体硬件结构也可以是多种多样的，例如模拟电路、数字电路或专用电路等。但是，对本发明而言更多情况下软件程序实现是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在可读取的存储介质中，如计算机的软盘，U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
综上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照上述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对上述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (7)

1.一种串行总线系统，其特征在于，包括：
串接有多个节点的串行总线、时钟线以及脉冲信号线；
相邻两个节点之间设置有延时电路；
其中，任意两个相邻节点之间的连接方式具体如下：
第一节点的第一端口通过所述脉冲信号线连接延时电路的脉冲信号输入端，所述延时电路的输出端通过所述脉冲信号线连接第二节点的第一端口；
第一节点的第二端口通过所述时钟线连接延时电路的时钟信号输入端后，连接第二节点的第二端口；
所述延时电路的时钟信号输入端发生上升沿变化的预设时间之后，所述延时电路的输出端为延时电路的脉冲信号输入端在时钟信号输入端发生上升沿变化的时刻的状态；所述延时电路的时钟信号输入端未发生上升沿变化时，所述延时电路的输出端的状态不改变。
2.根据权利要求1所述的系统，其特征在于，所述延时电路包括：
D触发器和RC电路；
其中，所述RC电路由电阻(R)和电容(C)组成；
D触发器的第一输入端(D0)为所述延时电路的脉冲信号输入端；
D触发器的第二输入端(CLK0)为所述延时电路的时钟信号输入端；
D触发器的输出端(Q0)与所述RC电路的电阻一端相连，所述RC电路的电阻的另一端连接所述RC电路的电容的一端后为所述延时电路的输出端；所述RC电路的电容的另一端接地。
3.根据权利要求1所述的系统，其特征在于，所述延时电路采用可编程逻辑器件构建。
4.一种地址分配方法，其特征在于，应用于权利要求1～3中任意一项所述的串行总线系统，所述方法包括：
为起始节点分配初始地址s1；
起始节点在脉冲信号线上发出一个脉冲，并在时钟线上发出周期为T的方波，其中所述脉冲的持续时间小于所述周期T；
当前节点计算接收到所述脉冲和所述方波的时间差；所述当前节点为除所述起始节点之外的其他节点中的任意一个节点；
当前节点根据所述初始地址s1以及所述时间差计算自身地址；
其中，所述根据所述初始地址s1以及所述时间差计算自身地址具体包括：
根据公式sn＝s1+(ΔT+T-t)/T计算当前节点的地址，其中，n为当前节点的顺序号，t为延时电路的延时时间，t＜T/2。
5.根据权利要求4所述的方法，其特征在于，所述当前节点计算接收到所述脉冲和所述方波的时间差具体包括：
从所述方波的第一个上升沿开始计时，到当前节点接收到的脉冲信号发生第一个上升沿时结束，获取当前节点的计时时间ΔT作为所述时间差。
6.根据权利要求4～5任一项所述的方法，其特征在于，所述初始地址s1为0。
7.根据权利要求4～5任一项所述的方法，其特征在于，所述初始地址s1为1。
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