CN104982082A - 无线回程系统 - Google Patents

Abstract

公开了用于在多个循环中的一个期间在发射器和接收器之间在多个无线频带上传输数据的方法，所述方法包括：计算在第一频带中的传输开始时间和依赖于一个循环中的第一频带中的第一数据速率的第二频带中的传输开始时间之间的目标时间间隔；由发射器开始以第一数据速率在第一频带上传输第一数据帧；等待计算出的目标间隔消逝，且然后开始由发射器以第二数据速率在第二频带上传输第二数据帧。

Description

无线回程系统

技术领域

本发明通常涉及无线通信，且具体地涉及无线通信系统中的多频带回程布置。

背景技术

高速宽带网络在过去数十年中已经迅速发展。随着无线通信技术的提升，提供每秒100兆比特(Mbps)到每秒1吉比特(Gbps)的数据速率的新宽带无线接入(BWA)网络即将来临。新兴的BWA网络造成了对回程(backhaul)的主要挑战，即BWA网络的用户到较大有线网络(例如互联网)的无线接入点的连接。在具有较小人口密度的较大地理区域的国家例如澳大利亚中，高数据速率无线回程必然经济地给偏远地区带来宽带服务。

无线回程中的主要挑战之一在于实现高数据速率和远程二者。前者要求GHz级别的较大带宽，并且后者需要系统以微波频率而不是较高的毫米波频率操作。虽然较大连续带宽在用于无线回程的微波频率处很少可用，但是通常存在一些可用的分离带宽和子带宽。例如，在澳大利亚，这种带宽目前在6,6.7,8和11GHz处可用。这些带宽可以被聚合，以增加传输容量，且因此获得所需GHz带宽。链路聚合或者条带化(striping)最初用于有线数字电路聚合，并且很快整合在ATM、以太网、IP和TCP网络中。最近，对无线条带化有感兴趣。

条带化的一个要求在于：它在开放式系统互联(OSI)模型中对上部通信层是透明的。数据顺序的保存是最重要的透明性要求之一。然而，当在多个链路上对业务流进行分条时，它的数据可以由于在不同条带链路中的不同延迟而在接收器处无序接收。最初的方法通过使用序列号在发射机节点处对数据包进行编号来处理无序的到达。然后，该序列号可以在接收机节点处使用以将数据包排序而恢复顺序。然而，这种再排序明显增加了整个条带延迟上的上限。此外，需要修改数据包，以携带序列号，并且务必使用再排序缓冲器，以存储无序包，从而明显增加了成本。而且，在某些应用中，序列号由于包尺寸或者硬件限制而不能被增加。

按序分条或者FIFO递送可以避免再排序成本。然而，现有FIFO递送技术不能实现“工作保存”(working conserving)。工作保存意味着当存在可能通过那个链路发送的数据时没有链路空闲。由于链路聚合通常用于克服通信瓶颈，所以充分利用所有链路以最大化吞吐量且最小化通过聚合信道的延迟是有利的。

存在用于在多频带无线回程系统中实现条带化的额外困难。首先，频带数据速率可以取决于那个频带上的可用频谱带宽而针对不同频带是不同的(不等同的)。其次，频带数据速率可以是随时间变化的，因为频带中的调制和代码级通常适合于随时间变化的信道质量来完成。

发明内容

本发明的目的在于克服或者至少改善条带化的无线回程通信链路的上述缺点中的一个或者多个。

公开了在异构时间变化条件下实现工作保存和按序(WIS)性能的分条的无线回程通信系统。所公开的系统使用平行处理架构，并且利用平衡效率和性能且减少调度冲突的时序控制。所公开的系统可以在无限数据可分性的条件下操作，并且所公开的系统的变型版本可以在有限数据粒度的更实际条件下操作。所公开的系统在OSI模型的物理层处操作。

根据本发明的一个方面，提供了一种用于在多个循环(round)中的一个循环期间在发射器和接收器之间在多个无线频带上传输数据的方法，所述方法包括：计算在第一频带中的传输的开始时间与依赖于该一个循环中且第一频带中的第一数据速率的第二频带中的传输的开始时间之间的目标时间间隔；开始由发射器以第一数据速率在第一频带上传输第一数据帧；等待计算出的目标间隔消逝，且然后开始由发射器以第二数据速率在第二频带上传输第二数据帧。

根据本发明的第二方面，提供了发射器，包括：处理器，其被配置为计算在第一频带中的传输的开始时间与依赖于第一频带中的第一数据速率的第二频带中的传输的开始时间之间的目标时间间隔；以及切换器，其被配置为：开始以第一数据速率在第一频带上从第一缓冲器传输第一数据帧；等待计算出的目标间隔消逝，且然后开始以第二数据速率在第二频带上从第二缓冲器传输第二数据帧。

根据本发明的第三方面，提供了被配置为使计算装置执行根据第一方面的方法的计算机程序代码。

附图说明

现在参照附图来描述本发明的至少一个实施例，其中：

图1是根据一个实施例的多频带无线回程系统的框图；

图2a和图2b分别是可以用于实现图1的系统中的频带发射机和频带接收器的电路的框图；

图3是示出在图1的系统100内在不同频带和循环上加载、传输和卸载的示例性时序的时序图。

图4包含示出根据一个实施例的由图1的系统中的每个频带发射器执行的调度过程的流程图；

图5是表示图1的系统中的频带发射器和频带接收器可以实现的计算装置的示意性框图；

图6包含示出根据一个实施例的图1的系统中的每个频带发射器执行的变型调度过程的流程图；

图7包含示出图1的系统的仿真中的样品帧的传输序列号和接收序列号的图形；并且

图8包含示出图1的系统的仿真中的分条延迟的图形；

具体实施方式

图1是根据一个实施例的多频带无线回程系统100的框图。系统100通常使用不同频带数据速率的N个分离频带。每个频带的数据速率可以由于用于频带的不同可用频谱带宽而与其它频带的数据速率不同。N个频带用于实现N个无线数据传输信道160-0,…...,160(N-1)，它们被“分条”以在发射机110和接收器120之间形成无线链路。自适应调制编码(AMC)取决于对应频带的质量而使用从QPSK到256-QAM范围变化的调制等级在每个信道160-i(i＝0,……,N-1)上被利用。

时间被分成间隔，称为“循环”(round)，以j>0被编索引。取决于在使用中用在如由AMC方案确定的循环中的调制等级，频带数据速率不仅在信道i之间变化而且在循环j之间变化。

系统100被示出为单向的；然而，下面描述的与图1中示出的相同组件可以用于在反方向即从接收器120到发射机110实现“被分条”链路。

输入数据首先存储在发射机110的输入缓冲器130中。分条调度器140使用下面详细描述的调度过程来仲裁从输入缓冲器130加载到频带发射机150-i的数据。该数据通过相应信道160-i从频带发射机150-i传输到在接收机120处的相应频带接收器170-i。因为调度过程保证按序递送，所以在接收器120处不需要复杂的接收调度器或者再排序缓冲器。接收器120基于先来先服务(FCFS)来将数据从频带接收器170-i简单卸载到输出缓冲器180，由此从输出缓冲器180将业务组合成单个输出流。

表1示出了用在本公开的全文中的符号的含义。下面将进一步阐述条1中的含义。

符号	含义
		N	频带(或者信道)的总数量
i	频带(信道)号，i∈[0，N-1]
		j	循环号，j∈(0，∞)
fi，j	循环j中频带i中的数据帧
		Fi，j	数据帧fi，j的尺寸
Li，j	数据帧fi，j的加载时间
		si，j	循环j频带i中的时隙
Ti，j	时隙si，j的开始时间
		Si，j	时隙si，j的长度
σi，j	循环j中频带i的聚合延迟
		Ui，j	数据帧fi，j的卸载时间
Ei，j	数据帧fi，j的退出时间
		Ri，j	循环j中的频带i的传输速率(或者数据速率)
τi，j	循环j中的频带i的分条延迟
		RL	加载速率
RU	卸载速率
		Sc	目标恒定时隙长度或者循环时间
Pi	频带i和频带i-1之间的传输时间的目标间隔
		Di，j	循环j中频带i上的目标延迟

表1：符号

图2a和图2b是根据一个实施例的可以用于实现图1的系统100中的相应频带发射器150-i和频带接收器170-i的电路200和250的框图。图2a的电路200具有包含两个缓冲器210和220标记为TxBuff-0和TxBuff-1的双缓冲器并行处理架构。切换器(复用器)240被配置为在循环j期间开始于时间T_i,j以传输速率R_i,j经由信道160-i来传输表示为数据帧f_i,j的第一缓冲器TxBuff-0210的内容。也在开始于时间T_i,j处，切换器(分用器)230被配置为占用L_i,j+1秒以加载速率R_L将输入数据的一部分即数据帧f_i,j+1加载到第二缓冲器TxBuff-1220中。一旦数据帧f_i,j的传输完成，复用器240将“准备”信号245返回到分用器230。在下面的循环j+1期间，复用器240被配置为以传输速率R_i,j+1经由信道160-i传输第二缓冲器TxBuff-1220(数据帧f_i,j+1)的内容，而分用器230被配置为占用L_i,j+2秒以加载速率R_L将输入数据的又一部分即数据帧f_i,j+2加载到第一缓冲器TxBuff-0210中。分用器230还被配置为经由控制线235将准备信号245中继回其输入阶段(分条调度器140)，以通知分条调度器140：电路200准备加载下一个数据帧。

同理，图2b的电路250具有包含两个缓冲器260和270标记为RxBuff-0和RxBuff-1的双缓冲器并行处理架构。切换器(分用器)280被配置为在循环j期间以传输速率R_i,j经由信道160-i将数据帧f_i,j接收到第一缓冲器RxBuff-0260中。开始于相同时间，切换器(复用器)290被配置为占用U_i,j-1秒以卸载速率R_U将数据帧f_i,j-1从第二缓冲器RxBuff-1270卸载到其输出阶段(输出缓冲器180)中并且在时间E_i,j-1处结束。在下面的循环j+1期间，分用器280被配置为以传输速率R_i,j+1经由信道160-i接收数据帧f_i,j+1到第二缓冲器RxBuff-1270中，而复用器290被配置为占用U_i,j秒以卸载速率R_U将数据帧f_i,j从第一缓冲器RxBuff-1260卸载到其输出阶段并且在时间E_i,j处结束。

分条延迟τ_i,j被定义为当帧f_i,j开始由在发射器110处的频带发射器150-i被加载到频带i中时和当帧f_i,j结束由在接收器120处的频带接收器170-i被卸载出频带i时之间的延迟(换言之，E_i,j和T_i,j-1之间的差)。

频带发射器150-i和频带接收器170-i需要高速处理。在一种实现中，缓冲器210,220,260和270在块RAM中实现，该块RAM为FPGA硬件中的有限资源。输入缓冲器130需要更大容量以存储积压数据，并且在一种实现中实现为虽然慢但更丰富的闪存。

如上所述，调度过程将尺寸为F_i,j的数据帧f_i,j从输入缓冲器130加载到频带发射器150-i。确定尺寸数据帧f_i,j的F_i,j尺寸作为下面详细描述的调度过程的一部分。

数据帧f_i,j的到频带发射器150-i的加载被执行为发射器110内的存储器接入操作。加载速率R_L在所有频带发射器150-i上恒定。数据帧f_i,j的加载时间L_i,j满足：

$L_{i,j}=\frac{F_{i,j}}{R_L}---\left(1\right)$

帧f_i,j的传输占用长度S_i,j秒的时隙s_i,j。如上所述，在频带i内，传输速率R_i,j在时隙s_i,j内保持恒定，但是可以取决于AMC等级而在循环j之间变化。

时隙长度S_i,j满足：

$S_{i,j}=\frac{F_{i,j}}{R_{i,j}}---\left(2\right)$

因为N个频带实现并行点对点信道160-i，所以他们的聚合延迟σ_i,j与时隙长度S_i,j相比以无关紧要的变化为界限。因此，所有循环j上的所有信道i中的聚合延迟被认为是相等的即σ_i,j≡σ。

在接收器120处，以卸载速率R_U将接收到的数据帧f_i,j从对应的频带接收器170-i卸载到输出缓冲器180。卸载被执行为接收器120内的存储器接入操作。因此，卸载速率R_U在所有频带接收器170-i上恒定。卸载时间U_i,j满足：

$U_{i,j}=\frac{F_{i,j}}{R_U}---\left(3\right)$

频带发射器150-i在每个频带i中控制传输操作的时序。更准确地，根据下面描述的调度过程，频带发射器150-i计算时间T_i,j，在时间T_i,j处，开始在信道160-i上传输数据帧f_i,j并且开始从输入缓冲器130加载数据帧f_i,j+1。

Pi表示在频带i上的传输时间的开始和在之前频带i-1的传输时间的开始之间的时间目标间隔，即：

P_t＝T_i，j-T_i-1，j，0＜i≤N-1

             (4)

P₀＝T_0，j-T_N-1，j-1

频带发射器150-i通过首先下面描述的方式计算目标间隔P_i来计算时间T_i,j。注意，目标间隔P_i独立于循环j。

图3是示出在图1的系统100中在不同频带i和循环j上加载、接收和卸载的示例性时序300的时序图。每行表示从顶部到底部由0被编码到N-1的N个频带中的一个。由第一行310表示的频带0被定义为参考频带，并且其时隙s_0,j定义循环j，其中，j从左增加到右。因此，每个循环j的开始在时间T_0,j处。

在第一行310的第一循环(j＝1)中，占用L_0,2秒将数据帧f_0,2加载到频带发射器150-0，其中，该数据帧被存储同时频带发射器150-0占用S_0,1秒在时隙s_0,1中传输数据帧f_0,1。在σ秒的聚合延迟之后，占用S_0,1秒，由频带接收器170-0开始接收数据帧f_0,1。同时，之前接收的数据帧f_0,0在U_0,0秒中从频带接收器170-0被卸载到输出缓冲器180，在时间E_0,0处结束。

在第二循环(j＝2)的开始时间T_0,2处，频带发射器150-0在时隙s_0,2中占用S_0,2秒开始传输数据帧f_0,2,并且占用L_0,3秒加载数据帧f_0,3。在σ秒的聚合延迟之后，占用S_0,2秒由频带接收器170,0开始接收数据帧f_0,2。同时，以U_0,1秒将接收到的数据帧f_0,1从频带接收器170,0卸载到输出缓冲器180，在时间E_0,1处结束。

在与频带i＝1对应的第二行320中，除了在每个循环j中延迟了时间T_i,j之外，相同操作发生了。同理，在每个循环j内相对于频带0将所有随后的频带(直到i＝N-1)中的操作延迟了时间T_i,j。

为了实现工作保存，频带发射器150-i根据下面详细描述的约束来计算恒定时隙长度S_c，并且控制数据帧尺寸F_i,j，使得在所有频带i和循环j上的所有时隙s_i,j的长度S_i,j等于S_c：

F_i，j＝S_c·R_i，j   (5)

输入缓冲器130中的数据首先被假设为无限可分的，即F_i,j可以被控制到任何长度。使用可分负载理论(DLT)，可以推导基本约束、时序控制和因此的下面描述的调度过程。下面描述的调度过程的变型也可以基于输入缓冲器130中的数据的有限可分性或者粒度的实际情况来推倒。

在不同频带i上，在给定循环j内，按频带号i的升序来调度时隙s_i,j的开始T_i,j：

$T_{0,j}\&le;T_{i,j}<T_{i+1,j}<T_{0,j+1},\&ForAll;i,j.---\left(6\right)$

该条件相当于需要正目标空间P_i。

无知调度过程将在所有频带上均匀地间隔时隙s_i,j的开始T_i,j。然而，这种无知调度将不保证异构系统的按序递送。

现在描述用于实现工作保存按序分条(WIS)的图1的系统100的必要条件。在发射器110和接收器120处，需要加载速率R_L和卸载速率R_U满足下面的条件：

$R_L\&GreaterEqual;\underset{j\&Element;\left(0,\mathrm{\&infin;}\right)}{max}\left\{\underset{i=0}{\overset{N-1}{\&Sigma;}}{R}_{i,j}\right\}---\left(7\right)$

$R_U\&GreaterEqual;\underset{j\&Element;\left(0,\mathrm{\&infin;}\right)}{max}\left\{\underset{i=0}{\overset{N-1}{\&Sigma;}}{R}_{i,j}\right\}---\left(8\right)$

即加载速率R_L和卸载速率R_U必须都大于或者等于在所有频带上的每个循环内的传输速率R_i,j的总和在所有循环上的最大值。等式(7)和(8)掌管用于实现电路200和250中的相应缓冲器210,220,260和270的硬件选择。

下一个设计参数为恒定时隙长度S_c。可以示出的是，分条延迟τ_i,j与恒定时隙长度S_c近似成比例。因此，存在减小恒定时隙长度S_c的动机。也可以示出恒定时隙长度S_c的下限由以下等式9给出：

$S_c\&GreaterEqual;\frac{\underset{j\&Element;\left(0,\mathrm{\&infin;}\right)}{max}\left\{\underset{i=0}{\overset{N-1}{\&Sigma;}}{F}_{i,j}\right\}}{\min \left\{R_L,R_U\right\}}---\left(9\right)$

即恒定时隙长度S_c必须至少为以下之比：帧尺寸F_i,j的所有频带上的总和的所有循环上的最大值与加载速率R_L和卸载速率R_U的最小值之比。恒定时隙长度S_c的上限通过得到每个频带发射器或者频带接收器150-i和170-i的最大可能尺寸并且除以最大传输速率R_i,j而由系统100的资源来确定。平衡系统性能、效率和资源需求的恒定时隙长度S_c的最后选择处于这些下限和上限之间。

在一个示例性实现中，发射器110和接收器120对156.25MHz的系统时钟和64位的内部数据宽度进行操作。这给出了R_L＝R_U＝10Gbps的加载速率和卸载速率。每个频带i中的传输缓冲器210和220中的每一个在具有15Mbits的FPGA的块RAM中实现。15Mbits的块RAM的一半(即7.5MBits)为N个频带中的每一个上的两个传输缓冲器210和220分配，所以每个缓冲器210或者220具有至多7.5/(2N)Mbits容量。针对N＝3的频带，因此，每个传输缓冲器的最大容量为1.25Mbits。接收缓冲器260或者270以相同方式来实现。在3.77Gbps的最大传输速率R_i,j和1.25Mbits的帧尺寸之下，在恒定时隙长度S_c上的上限为331μs。为了实现系统效率的合理水平，最小帧尺寸F_i,j被设置为500kbits。使用等式(9)，这给出了150μs的S_c下限。因此，恒定时隙长度S_c被设置为在上限和下限之间的200μs。

频带发射器150-i也需要计算时间T_i,j，在时间T_i,j处来开始在信道160-i上传输数据帧f_i,j，并且来开始从输入缓冲器130加载数据帧f_i,j+1，其屈从于等式(6)。为此，频带发射器150-i计算频带i中的传输时间与依赖于之前频带i-1中的传输速率R_i-1,j的其之前频带i-1中的传输时间之间的目标间隔P_i，使得：

●每个频带发射器150-i在下一个频带发射器150-(i+1)开始其加载过程之前，都具有足够时间来完成加载它的帧，并且

●每个频带接收器170-i在下一个频带接收器170-(i+1)开始其卸载过程之前，都具有足够时间来完成加载它的帧。

在该实现中，在所有频带中的加载过程和卸载过程可以在没有重叠的过程中连续执行，由此实现按序分条。

在一个实现中，频带i中的传输时间和之前频带i-1中的传输时间之间的目标间隔P_i被设置为：所有循环上的频带i-1中的最大传输速率除以所有循环上的每个频带内的最大传输速率在所有频带上的总和乘以恒定时隙长度S_c：

$\begin{array}{c}{P}_i=\frac{\underset{j\&Element;\left(0,\mathrm{\&infin;}\right)}{max}{R}_{i-1,j}}{\underset{i=0}{\overset{N-1}{\&Sigma;}}\left\{\underset{j\&Element;\left(0,\mathrm{\&infin;}\right)}{max}{R}_{i,j}\right\}}{S}_c,0<i\&le;N-1\\ P_0=\frac{\underset{j\&Element;\left(0,\mathrm{\&infin;}\right)}{max}{R}_{N-1,j}}{\underset{i=0}{\overset{N-1}{\&Sigma;}}\left\{\underset{j\&Element;\left(0,\mathrm{\&infin;}\right)}{max}{R}_{i,j}\right\}}{S}_c\end{array}---\left(10\right)$

在传输速率在所有循环j上恒定的情况下，作为恒定时隙长度S_c的一部分的频带中的间隔与作为所有频带上的传输速率的总和的一部分的之前频带中的传输速率相同。

图4包含示出根据一个实施例的由图1的系统100中的每个频带发射器150-i(i＝0,……,N-1)执行的调度过程400的流程图。

图5是包括嵌入式组件的通用计算装置501的示意框图，图1的系统100中的频带发射器150-i和频带接收器170-i可以实现为该嵌入式组件。

如图5所见，计算装置501包括嵌入式控制器502。因此，计算装置501可以称为“嵌入式装置”。在本示例中，控制器502具有处理单元(或者处理器)505，该处理单元双向地耦合到内部存储模块509。存储模块509可以由非易失性半导体只读存储器(ROM)560和半导体随机存取存储器(RAM)570形成，如图5中所见。RAM 570可以为易失性存储器、非易失性存储器或者易失性存储器和非易性存储器的组合。当计算装置501实现频带发射器150-i和频带接收器170-i时，缓冲器210,220,260和270实现在RAM 570内，而切换器230,240,280以及290由处理器505仿真。

在下文中描述的调度过程可以使用嵌入式控制器502实现为在嵌入式控制器502内可执行的一个或者多个软件程序533。具体地，参照图5，所述过程的步骤由在嵌入式控制器502内执行的软件533中的指令来产生。软件指令可以被形成为一个或者多个代码模块，每个代码模块用于执行一个或者多个特定任务。

嵌入式控制器502的软件533通常存储在内部存储模块509的非易失性ROM 560中。当需要时可以从计算机可读介质中更新在ROM 560中存储的软件533。如见533可以被加载到处理器505中并由处理器505来执行。在一些实例中，处理器505可以执行位于RAM 570中的软件指令。软件指令可以由处理器505加载到RAM 570中，从而开启一个或者多个代码模块从ROM 560到RAM570的复制。可替换地，一个或者多个代码模块的软件指令可以由制造商预先安装在RAM 570的非易失性区域中。在一个或者多个代码模块位于RAM 570之后，处理器505可以执行一个或者多个代码模块的软件指令。

在分布计算装置501之前，程序533通常由制造商预先安装且存储在ROM560中。计算装置501中的这种程序533的使用影响用于调度图1的发射器110中的传输的设备。

内部存储509包括只读存储器(ROM)560和随机存取存储器(RAM)570。处理器505能够执行在连接存储器560和570中的一个或者两个中存储的程序533。当最初上电计算装置501时，执行驻留在ROM 560中的系统程序。ROM 560中永久存储的程序533有时称为“固件”。由处理器505执行的固件可以实现各种功能，包括处理器管理、存储器管理、装置管理、存储管理和用户接口。

处理器505通常包括多个功能模块，包括：控制单元(CU)551、算术逻辑单元(ALU)552和本地或者内部存储器，其包括通常包含基元数据元件556,557连同内部缓冲器或者缓存存储器555的寄存器集合554。一个或者多个内部总线559互连这些功能模块。处理器505通常也具有用于使用连接561经由系统总线581与外部装置通信的一个或者多个接口558。

程序533包括指令序列562到563，指令序列可以包括条件分支和循环指令。程序533也可以包括用在程序533的执行中的数据。该数据可以存储为指令的一部分或者ROM 560或者RAM 570内的单独位置。

通常，处理器505给出在其中执行的一组指令。该组指令可以被组织成块，该块执行特定任务或者处理在计算装置501中出现的特定事件。通常，程序533等待事件，且随后执行与那个事件相关联的代码块。可以在计算装置501中响应于其他传感器和接口来触发事件。

一组指令的执行可以需要读取和修改数值变量。这种数值变量存储在RAM570中。所公开的方法使用在存储器570中的已知位置572,573处存储的输入变量571。输入变量571被处理以产生在存储器570的已知位置578,579中存储的输出变量577。中间变量574可以存储在存储器570的位置575,576中的额外存储器位置。可替换地，一些中间变量可能仅存在于处理器505的寄存器554。

指令序列的执行通过取指令-执行循环的重复应用在处理器505中实现。处理器505的控制单元551维持称为程序计数器的寄存器，其包含待执行的下一个指令的ROM 560或者RAM 570中的地址。在取指令执行循环的开始时，由程序计数器索引的存储器地址的内容被加载到控制到控制单元551中。因此所加载的指令控制处理器505的随后操作，例如从而导致数据从ROM存储器560被加载到处理器寄存器554中，寄存器的内容在算术上与另一个寄存器的内容组合，待写入到位置的寄存器的内容被存储在另一个寄存器中等等。在取指令执行循环结束时，更新程序计数器以指向系统程序代码中的下一个指令。取决于刚刚执行的指令，这可以涉及增加程序计数器中包含的地址或者使用新地址加载程序计数器，以实现分支操作。

下面描述的过程中的每个步骤或者子步骤与程序533的一个或者多个段相关联，并且通过处理器505中的取指令执行循环的重复执行或者计算装置501中的其它独立处理器块的类似程序操作来执行。

可替换地，调度过程可以在专用硬件例如执行调度过程的功能或者子功能的一个或者多个集成电路中实现。这种专用硬件可以包括图形处理器、数字信号处理器、现场可编程门阵列(FPGA)、或者一个或者多个微处理器和相关联的存储器。

现在描述图4中示出的调度过程400。在其中频带i的频带发射器150-i实现为计算装置501的实现中，调度处理400的步骤由软件533控制的处理器505实施。

调度过程400开始于步骤410，在步骤410处，频带发射器150-i计算在等式(9)中给出的下限和由系统100的资源设置的上限之间的恒定时隙长度S_c，如上所述。步骤415接着，在步骤415处，频带发射器150-i使用等式(10)来计算目标空间P_i。在下一个步骤420处，频带发射器150-i设置之前的频带索引l到(i-1)Mod N，其等于i-1(除了当i＝0时，当l为N-1时之外)。然后，调度过程400进入其中循环号j在每次迭代从1增加的循环。

在循环中的第一步骤430处，频带发射器150-i等待全局变量BJS(“频带刚开始”)等于之前频带的索引l，并且等待“准备”信号245从复用器240到达。然后，频带发射器150-i准备好传输其存储的帧f_i,j。然而，当系统100从闲置开始或者处于不饱和负载时，当前时间now(由频带发射器150-i内的时钟所设置)可以早于T_i,j+P_i的目标开始时间。因此，在步骤440处的频带发射器150-i计算D_i,j的目标延迟，以维持与之前频带l的传输时间的开始时间T_i,j的间隔P_i。频带发射器150-i在步骤440处计算目标延迟D_i,j，如下：

D_0，j＝T_i，j-1+P₀-now

                  (11)

D_i，j＝T_i，j+P_i-now，0＜i≤N-1

也在步骤440处，频带发射器150-i等待目标延迟D_i,j消逝。在下一个步骤460，频带发射器150-i设置开始时间T_i,j为当前时间now，并且在步骤470处继续开始传输其存储的帧f_i,j，并且同时在步骤480处，使用等式(5)计算下一个帧尺寸F_i,j+1，并且开始加载下一个帧f_i,j+1。上面参照图2描述了通过频带发射器150-i的同时加载和传输。作为步骤480的一部分，频带发射器150-i经由控制线235将准备信号245中继回到分条调度器140，以通知分条调度器140：频带发射器150-i准备好加载下一个数据帧f_i,j+1。

最后，在步骤490处，频带发射器150-i设置全局变量BJS为i，并且然后调度过程400回到步骤430。

可以示出了：调度处理400保证工作保存且在无限数据可分的条件下按序分条。因此在频带i的频带接收器170-i处不需要接收到的帧的再排序，并且假设足够数据总是存在于输入缓冲器130中，则所有传输信道160-i一直完全占用。

为了说明工作保存和调度过程400的按序分条，系统100已经以VHDL行为模式实现并且使用ModelSim来模拟。模拟系统100分别使用6GHz、6.7GHz以及8GHz频带的N＝3个无线信道160-i来操作。使用了取决于链路质量的具有从QPSK到256QAM的范围的调制等级的AMC。在卓越信道条件下使用256QAM来将最大传输速率实现为：

$\underset{j}{\max }{R}_{0,j}=2794.5278Mbps$

$\underset{j}{\max }{R}_{1,j}=3770.0208Mbps$

$\underset{j}{\max }{R}_{2,j}=3193.7462Mbps$

156.25MHz的系统时钟和64位的数据宽度给出了R_L＝R_U＝10Gbps的加载速率和卸载速率，其满足等式(7)和(8)。在上述示例性实现中，恒定时隙长度基于缓冲器容量和帧尺寸而设置为S_c＝200μs。目标间隔P_i由等式(10)确定为P₀＝65.457μs，P₁＝57.275μs，并且P₂＝77.268μs。

用于频带i的平均频带利用ρ_i被定义为：

${\mathrm{\&rho;}}_i=\frac{1}{N_s}\underset{j=1}{\overset{N_s}{\&Sigma;}}\frac{{\hat{R}}_{i,j}}{R_{i,j}}$

其中，为循环j中的频带i上的测量出的数据速率，并且N_s为测量的样品帧的数量。在饱和的负载条件下，用于每个频带的平均利用在N_s＝100个样品帧上被测量为ρ₀＝1.000098，ρ₁＝0.9998630，ρ₂＝0.9998791。因此在模拟的误差范围内充分利用所有三个频带，以显示调度过程400的负载共享和工作保存特性。

为了说明调度过程400的递送序列的按序特性，在加载开始之前，在模拟系统100的发射器110处记录每个样品帧的传输序列号。然后在卸载完成之后，在接收器120处记录接收到的帧的序列号。图7包含示出记录的传输序列号和接收序列号的图形700。上面轨迹710示出了随着时间变化的传输序列号，并且下面轨迹720示出随着时间变化的接收序列号。图7示出了传输序列号和接收序列号二者都随着时间而单调增加。因此，帧序列严格维持在模拟系统100的发射器和接收器处，由此说明调度过程400的按序分条性质。

按照分条延迟τ_ij来评估模拟系统100的执行。为了评估分发延迟τ_ij和恒定时隙长度S_c之间的关系，针对恒定时隙长度S_c的范围和针对每个恒定时隙长度S_c在100个样品帧上平均的测量分条延迟来运行模拟。图8包含示出按恒定时隙长度S_c绘制的平均分条延迟。可以从图形800中看出，平均分条延迟与恒定时隙长度S_c成比例，如期望的那样。此外，与其中平均分条延迟随频带的数量N增加的基于再排序系统相比，示出了平均分条延迟与频带的数量N无关。

现在描述适合于输入缓冲器130中的数据的有限粒度的实践条件的调度过程400的变型。在这些条件下，输入缓冲器130中的数据可分为非零(有限)帧尺寸粒度ΔF，其可以为装置字长、传输单元尺寸或者无片段传输系统中的最大传输单元(MTU)尺寸。这种有限粒度可以导致在等式(5)中限定的、未被严格观察到的目标帧尺寸。相反，帧尺寸F_i,j满足：

F_i，j＝S_c·R_i，j+δF_i，j   （12）

其中，0≤δF_i，j＜ΔF。为了在这种实际帧尺寸粒度之下实现工作保存按序分条，分别关于加载速率和卸载速率的等式(7)和(8)中的必要条件已经变成：

$R_L\&GreaterEqual;\underset{j\&Element;\left(0,\mathrm{\&infin;}\right)}{max}\left\{\underset{i=0}{\overset{N-1}{\&Sigma;}}{R}_{i,j}\right\}+\frac{N\mathrm{\&Delta;}F}{S_c}---\left(13\right)$

$R_U\&GreaterEqual;\underset{j\&Element;\left(0,\mathrm{\&infin;}\right)}{max}\left\{\frac{\underset{i=0}{\overset{N-1}{\&Sigma;}}{R}_{i,j}+\frac{N\mathrm{\&Delta;}F}{S_c}}{1-\frac{\mathrm{\&Delta;}F}{S_c\&CenterDot;R_{0,j}}}\right\}---\left(14\right)$

以为了适应由等式(12)允许的帧尺寸中的变型。

随着频带的数量N和帧尺寸粒度ΔF增加，在等式(7)和(8)中给出的那些上的关于加载速率和卸载速率的下限的增加较大。等式(13)和(14)可以用于选择具有字长、单元尺寸或者包尺寸的有限帧尺寸粒度ΔF的系统中的装置硬件，使得可以避免调度冲突并且实现工作保存按序分条。

在变形调度过程中，频带发射器150-i控制时隙长度S_i,j在具有由下面给出的端点的范围内：

S_c-ΔS_i，j≤S_i，j≤S_c+ΔS_i，j   (15)

其中，ΔS_i，j为由给出的“时隙公差”。频带发射器150-i首先通过根据等式(11)计算目标延迟D_i,j来在频带i和循环j中实现此。如果目标延迟D_i,j大于时隙公差ΔS_i，j-1，则可能的是，输入缓冲器130已经用完数据。在该情况下，频带发射器150-i使用等式(5)设置用于下一个循环j+1的目标帧尺寸F_targ，并且等待目标延迟D_i,j消逝。另一方面，如果目标延迟D_i,j小于时隙公差ΔS_i，j-1，则目标帧尺寸F_targ被设置为：

F_targ＝(S_c+D_i，j)R_i，j+1   (16)

并且传输立即开始即没有等待。(通过根据等式(16)对帧尺寸的调整来移除了等待的必要)。注意，如果目标延迟D_i,j是负的，其出现了之前帧f_i,j-1大于预期，则根据等式(16)从其“理想”值减少了目标帧尺寸F_targ。

图6包含示出根据一个实施例的由图1的系统100中的每个频带发射器150-i执行的变型调度过程600的流程图。在其中频带发射器150-i实现为计算装置501的实现中，调度过程600的步骤由软件533控制的处理器505执行。

除了特殊说明，变型调度过程600中的步骤与图4的调度过程400中的具有平行编号的那些相同，即步骤610至630和660至690分别与步骤410至430和460至490相同。与调度过程400的主要不同在于代替步骤440执行步骤635至657。

在步骤635处，频带发射器150-i使用等式(11)计算目标延迟D_i,j。在下一个步骤645处，频带发射器150-i确定目标延迟D_i,j是否小于时隙公差ΔS_i，j-1。如果这样，则在步骤650处，频带发射器150-i使用等式(16)来设置目标帧尺寸F_targ，并且然后继续到步骤660。

然而，如果频带发射器150-i确定目标延迟D_i,j大于或者等于时隙公差ΔS_i，j-1，则在步骤655处，频带发射器150-i设置目标帧尺寸F_targ如下：

F_targ＝S_c·R_ij+1   (17)

然后在步骤657处，在继续到步骤660之前，频带发射器150-i等待目标延迟D_i,j消逝。

与调度过程400的其它不同在于：在步骤680处，频带发射器150-i通过将目标帧尺寸F_targ循环到最近的帧尺寸粒度ΔF倍数来根据在步骤650处或者步骤655处计算的目标帧尺寸F_targ计算下一帧尺寸F_i,j+1，并且然后开始从输入缓冲器130加载尺寸F_i,j+1的下一个帧f_i,j+1。

可以示出变型调度过程600在有限帧尺寸粒度的条件下保证工作保存和按序分条。因此，在频带i的频带接收器170-i处不需要接收到的帧的再排序，并且假设足够的数据总是存在于输入缓冲器130中，则一直完全占用所有传输信道170-i。

所述布置可应用于无线通信行业。

前面仅描述了本发明的一些实施例，并且可以在不脱离本发明的范围和精神的条件下对其作出修改和/或变化，这些实施例是示例性的而非限制性的。

在该说明书的内容中，词“包括”意味着“主要地而未必仅仅包括”或者“具有”或者“包括”，并且非“仅由……组成”。词“包括”的变型例如“包括”和“包括”具有对应变化的含义。

Claims (12)

1.一种用于在多个循环中的一个循环期间在发射器和接收器之间在多个无线频带上传输数据的方法，所述方法包括：

a.计算在第一频带中的传输开始时间与依赖于所述一个循环中和第一频带中的第一数据速率的第二频带中的传输开始时间之间的目标时间间隔；

b.开始由发射器以第一数据速率在第一频带上传输第一数据帧；

c.等待计算出的目标间隔消逝，且然后开始由发射器以第二数据速率在第二频带上传输第二数据帧。

2.根据权利要求1所述的方法，其中，循环中的每个帧的尺寸等于恒定时隙长度乘以在该循环中的并且在传输该帧的频带中的数据速率。

3.根据权利要求2所述的方法，还包括：与开始传输第一帧同时地，开始以加载速率在第一频带上加载在下一个循环中待传输的下一个帧。

4.根据权利要求3所述的方法，其中，所述恒定时隙长度至少为：所有频带的帧尺寸的总和在所有循环上的最大值与在接收器处的接收到的帧的加载速率和卸载速率的最小值的比。

5.根据权利要求2所述的方法，其中，计算目标间隔包括：计算在所有循环上的第一频带中的最大数据速率除以在所有循环上的每个频带中的最大数据速率在所有频带上的总和乘以恒定时隙长度。

6.根据权利要求1至5中任一项所述的方法，其中，等待包括：

a.等待直到第二频带上的之前数据帧的传输完成为止；

b.将目标延迟计算为：

i.第一频带中的传输开始时间和计算出的目标间隔的总和与ii.当前时间之间的差；并且

c.等待计算出的目标延迟消逝。

7.根据权利要求6所述的方法，还包括：确定计算出的目标延迟是否小于之前循环中的第一频带中的时隙公差，其中，依赖于所述确定来执行等待，并且其中，频带和循环中的时隙公差等于帧尺寸粒度与循环中的频带中的数据速率的比。

8.根据权利要求7所述的方法，其中，当计算出的目标延迟小于时隙公差时，第一帧的尺寸等于恒定时隙长度和计算出的目标延迟的总和乘以循环到最近的帧尺寸粒度倍数的对应频带中和循环中的数据速率，并且不执行等待。

9.根据权利要求7所述的方法，其中，当计算出的目标延迟不小于时隙公差时，第一帧的尺寸等于恒定时隙长度乘以循环到最近的帧尺寸粒度倍数的对应频带中和循环中的数据速率。

10.一种发射器，包括：

a.处理器，其被配置为计算在第一频带中的传输开始时间与依赖于第一频带中的第一数据速率的第二频带中的传输开始时间之间的目标时间间隔；以及

b.切换器，其被配置为：

i.开始以第一数据速率在第一频带上从第一缓冲器传输第一数据帧;

ii.等待计算出的目标间隔消逝，且然后开始以第二数据速率在第二频带上从第二缓冲器传输第二数据帧。

11.根据权利要求10所述的发射器，还包括：切换器，其被配置为与开始传输第一帧同时地，开始加载第二数据帧到第二缓冲器中。

12.一种计算机程序代码，其被配置为使计算装置执行用于在多个循环中的一个循环期间在发射器和接收器之间在多个无线频带上传输数据的方法，所述代码包括：

a.用于计算在第一频带中的传输开始时间与依赖于所述一个循环中并且第一频带中的第一数据速率的第二频带中的传输开始时间之间的目标时间间隔的代码；

b.用于开始由发射器以第一数据速率在第一频带上传输第一数据帧的代码；

c.用于等待计算出的目标间隔消逝且然后开始由发射器以第二数据速率在第二频带上传输第二数据帧的代码。