CN104951249A - 存储器控制设备、信息处理设备及其控制方法 - Google Patents

存储器控制设备、信息处理设备及其控制方法 Download PDF

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Abstract

存储器控制设备、信息处理设备及其控制方法。本发明涉及一种存储器控制设备，其将逻辑地址与非易失性存储装置中对应的物理地址相关联，并且在设置了完全擦除模式的情况下，将非易失性存储装置中的物理地址分割为完全擦除地址以及其它地址，并且所述完全擦除地址以及所述其它地址分开进行管理。在已指示基于逻辑地址擦除存储在非易失性存储装置中的数据的情况下，存储器控制设备在物理地址属于完全擦除地址的情况下，将与逻辑地址相关联的物理地址的数据完全擦除，并且在物理地址不属于完全擦除地址的情况下，取消到与逻辑地址相关联的物理地址的数据的链接。

Description

存储器控制设备、信息处理设备及其控制方法
技术领域
本发明涉及存储器控制设备、信息处理设备及其控制方法。
背景技术
一般地已知控制NAND闪速存储器的NAND闪速存储器控制器用于执行损耗均衡以延长NAND闪速存储器的寿命。损耗均衡根据NAND闪速存储器控制器而使用各种方法，并且执行损耗均衡的时刻也根据NAND闪速存储器控制器而不同。
在系统控制器连接至NAND闪速存储器控制器的结构的情况下，可能发生以下情形：在执行损耗均衡后，系统控制器所管理的表格中的数据可以被复制至NAND闪速存储器中的其它块。这样，即使在系统控制器为了安全目的而擦除给定的数据的情况下，数据将残留在其它位置中也是有可能的。因而，NAND闪速存储器控制器可以具有完全擦除功能以使得完全地擦除这样的残留数据。完全擦除功能是通过覆盖由NAND闪速存储器控制器写入的数据来完全地擦除数据，并且数据的擦除在NAND闪速存储器中以块为单位执行的功能。由于这个原因，存在在擦除比NAND闪速存储器块小的数据的情况下性能下降的可能性；例如，日本特开2012-191370提供了一种解决该问题的技术。
日本特开2012-191370公开了在启用完全擦除模式的情况下基于作业的安全级别来动态切换图像处理的路径。
在开启完全擦除模式的情况下，存储在闪速存储器中的数据被完全擦除，因此能够维持安全级别。然而，在这种情况下，用户区域中的全部数据都受到完全擦除，因此即使不需要被完全擦除的数据也被完全擦除了。对全部数据完全擦除是耗时的，并且可能引起性能的下降。
发明内容
为了解决相关技术的这样的问题，本发明提供一种技术，其通过不将非易失性存储装置存储器的整体当做所要完全擦除的区域，而是将要完全擦除的区域独立于其它区域进行管理，来在维持安全级别的同时缓解性能的下降。
根据本发明的一方面，提供一种存储器控制设备，所述存储器控制设备控制对非易失性存储装置的访问，其特征在于，所述存储器控制设备包括：寻址单元，配置成将逻辑地址与所述非易失性存储装置中的物理地址相关联；设置单元，配置成设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；管理单元，配置成在通过所述设置单元设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；判断单元，配置成在已基于逻辑地址指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断与所述逻辑地址相关联的物理地址是否属于所述完全擦除地址；以及控制单元，配置成执行以下控制：在通过所述判断单元判断为所述物理地址属于所述完全擦除地址的情况下，将与所述逻辑地址相关联的物理地址的数据完全擦除，并且在通过所述判断单元判断为所述物理地址不属于所述完全擦除地址的情况下，取消至与所述逻辑地址相关联的物理地址的数据的链接。
根据本发明的另一方面，提供一种访问非易失性存储装置的信息处理设备，其特征在于，所述信息处理设备包括：寻址单元，配置成将逻辑地址与所述非易失性存储装置中的物理地址相关联；设置单元，配置成设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；管理单元，配置成在通过所述设置单元设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；判断单元，配置成在已指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断所述数据的物理地址是否属于所述完全擦除地址；以及控制单元，配置成执行以下控制：在通过所述判断单元判断为所述物理地址属于所述完全擦除地址的情况下，将所述数据完全擦除，并且在通过所述判断单元判断为所述物理地址不属于所述完全擦除地址的情况下，取消所述数据与逻辑地址之间的链接。
根据本发明的另一方面，提供一种控制存储器控制设备的控制方法，所述存储器控制设备控制对非易失性存储装置的访问，其特征在于，所述控制方法包括：关联步骤，将逻辑地址与所述非易失性存储装置中的物理地址相关联；设置步骤，设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；管理步骤，在所述设置步骤中设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；判断步骤，在已基于逻辑地址指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断与所述逻辑地址相关联的物理地址是否属于所述完全擦除地址；以及控制步骤，执行以下控制：在所述判断步骤中判断为所述物理地址属于所述完全擦除地址的情况下，将与所述逻辑地址相关联的物理地址的数据完全擦除，并且在所述判断步骤中判断为所述物理地址不属于所述完全擦除地址的情况下，取消至与所述逻辑地址相关联的物理地址的数据的链接。
根据本发明的另一方面，提供一种控制访问非易失性存储装置的信息处理设备的控制方法，其特征在于，所述控制方法包括：寻址步骤，将逻辑地址与所述非易失性存储装置中的物理地址相关联；设置步骤，设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；管理步骤，在所述设置步骤中设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；判断步骤，在已指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断所述数据的物理地址是否属于所述完全擦除地址；以及控制步骤，执行以下控制：在所述判断步骤中判断为所述物理地址属于所述完全擦除地址的情况下，将所述数据完全擦除，并且在所述判断步骤中判断为所述物理地址不属于所述完全擦除地址的情况下，取消所述数据与所述逻辑地址之间的链接。
根据本发明，能够在维持非易失性存储装置中数据的安全级别的情况下，缓解在擦除非易失性存储装置中的数据时性能的下降。
通过以下(参考附图)对典型实施例的说明，本发明的其它特征将变得明显。
附图说明
图1是示出根据实施例的信息处理设备的结构的框图。
图2是示出根据实施例的闪速存储器中的地址管理的概念图。
图3是示出在根据实施例的4千兆比特闪速存储器中块与页的概念的图。
图4是示出根据实施例的闪速存储器控制器的链接表的概念图。
图5是示出根据实施例的在闪速存储器控制器接收到写入命令的情况下执行的处理的流程图。
图6A-6C是示出根据实施例的在闪速存储器控制器接收到写入命令的情况下链接表中的转变的图。
图7是示出根据实施例的在闪速存储器控制器接收到擦除命令的情况下执行的处理的流程图。
图8A和8B是示出根据实施例的在闪速存储器控制器接收到擦除命令的情况下链接表中转变的图。
图9A和9B是示出根据实施例的在闪速存储器控制器接收到擦除命令的情况下链接表中的连接变化的图。
图10是示出根据实施例的通过闪速存储器控制器执行的针对闪速存储器的块初始化处理的流程图。
图11A-11C是根据实施例的在通过闪速存储器控制器执行的针对闪速存储器的块初始化处理期间链接表中的转变的图。
图12是示出根据第一实施例的闪速存储器控制器在链接表的主区域中设置完全擦除区域的处理的流程图。
图13是示出根据第一实施例的闪速存储器控制器将链接表的主区域分割为完全擦除区域与正常区域的状态的图。
图14是示出根据第一实施例的在闪速存储器控制器将链接表的主区域分割为完全擦除区域和主区域并且对这些区域进行管理的情况下接收到写入命令时的处理的流程图。
图15A-15C是示出根据第一实施例的在闪速存储器控制器将数据写入完全擦除区域的情况下链接表中的转变的图。
图16A-16C是示出根据第一实施例的在闪速存储器控制器将数据写入正常区域的情况下链接表中的转变的图。
图17是示出根据第一实施例的在完全擦除区域和主区域被分开管理的情况下闪速存储器控制器接收到擦除命令时执行的处理的流程图。
图18A和18B是示出根据第一实施例的在闪速存储器控制器擦除完全擦除区域中的数据的情况下链接表中的转变的图。
图19A和19B是示出根据第一实施例的在闪速存储器控制器接收到要将正常区域中的地址的数据擦除的命令的情况下块中的变化的图。
图20是示出根据第一实施例的在闪速存储器控制器分开管理完全擦除区域与正常区域的情况下所执行的块初始化处理的流程图。
图21A-21C是示出在图20中示出的块初始化处理期间链接表中的转变的图。
具体实施方式
以下将参考附图详细描述本发明的实施例。应当理解，以下实施例并不意在限制本发明的权利要求书，并且根据以下实施例描述的方面的全部组合对于根据本发明的解决问题的方案并不是必须的。以下，将控制对用作非易失性存储装置的NAND闪速存储器进行数据的读取/写入(访问)的闪速存储器控制器作为根据本发明的存储器控制设备的实施例进行说明。
图1是示出根据本实施例的信息处理设备的结构的框图。
该信息处理设备包括控制设备整体的操作的系统控制器10以及控制NAND闪速存储器(以下的“闪速存储器”)30的NAND闪速存储器控制器(以下的“闪速存储器控制器”)20。
系统控制器10通过通用总线40连接至闪速存储器控制器20。系统控制器10包括CPU 101、存储单元102、外部I/F 103、用户接口(UI)104、RAM 105以及ROM 106，并且这些元件通过总线彼此相连接。CPU 101在设备启动时从ROM 106读出引导程序并且执行该引导程序，并且将存储在存储单元102中的程序加载到RAM 105中。接着，CPU 101执行加载到RAM 105中的程序并且控制设备的操作。此外，CPU 101将图像数据输出至UI 104以显示用户接口画面。外部I/F 103连接至USB存储器等。
闪速存储器控制器20包括CPU 110、ROM 111以及RAM 112。闪速存储器控制器20接收用于对通过系统控制器10的CPU 101所指定的闪速存储器30中的地址进行数据的读取、写入、擦除等的命令。在接收到来自系统控制器10的命令的情况下，闪速存储器控制器20基于该命令对闪速存储器30执行处理。
闪速存储器控制器20的CPU 110根据ROM 111中存储的程序控制闪速存储器控制器20的操作。RAM 112提供保存在通过CPU 110进行控制期间CPU110所使用的各种类型数据的工作区域。
图2是示出根据本实施例的闪速存储器中的地址管理的概念图。这里，给出SATA/IF作为通用总线40的示例。
系统控制器10的CPU 101向闪速存储器控制器20发出对根据LBA所指定的地址进行读取或者写入等的命令。闪速存储器控制器20基于从CPU 101接收到的写入/擦除命令创建表示逻辑块(LBlock)210与物理块230之间的关系的链接表220。为说明根据图2中示出的示例的链接表220，将该链接表220配置为将LBlock0与PBlock2相连接并且将Lblock2与PBlock1相连接，并且每次在执行损耗均衡的情况下更新该关系。作为闪速存储器控制器20中的物理块230的PBlock0、PBlock1、PBlock2、…、PBlockn与闪速存储器30中的块311的Block0、Block1、Block2、…、Blockn一一连接，并且该关系不失效。
图3是示出根据本实施例的4千兆比特闪速存储器30中块与页的概念的图。
闪速存储器30具有4千兆比特(＝256Kbitx2048)的大小，并且由各自具有256Kbit(千比特)大小的2048个块311构成。这里，各个块311由64个页3111构成，并且各个页3111具有4Kbit的大小。在向闪速存储器30写入数据的情况下，闪速存储器控制器20以页为单位写入数据。另一方面，在从闪速存储器30中擦除数据的情况下，闪速存储器控制器20以块为单位擦除数据。
图4是示出根据本实施例的闪速存储器控制器20中的链接表220的概念图，并且示出数据已写入闪速存储器30后的状态。
链接表220由两个区域构成，即作为用户区域的主区域410和保留区域420。尽管除了用户区域以外还存在通过闪速存储器控制器20管理的系统区域，但是应当注意在本实施例将会省略对这样区域的说明。主区域410包括与闪速存储器30中存储有效数据的块311相对应的已使用的块411，以及闪速存储器30中与跟逻辑块210的链接已被取消的块相对应的块412。由于链接已被取消，因此闪速存储器30中与跟逻辑块210的链接已被取消的块412相对应的块311中的数据不能从系统控制器10中读出。然而，在直接向闪速存储器30发出读取命令的情况下，数据本身由于残留在闪速存储器30中，因此能够被读出。保留区域420包括多个可写入的空块421。这些可写入的空块421是全部比特都被初始化为“1”以使得闪速存储器30可写入的块。
基于闪速存储器控制器20的固件等预先确定主区域410与保留区域420中各自的块的数量，并且在闪速存储器30处于未使用状态的情况下，主区域410中的全部块都是空块。
图5是示出根据本实施例的在闪速存储器控制器20已接收到写入命令的情况下执行的处理的流程图。用于执行该处理的程序存储在ROM 111中，并且通过CPU 110执行这些程序来实现该处理。
图6A-6C是示出根据本实施例的在闪速存储器控制器20已接收到写入命令的情况下链接表220中的转变的图。将要参考如图6A-6C中示出的链接表中的块转变说明图5中的流程图。
在闪速存储器控制器20接收到来自系统控制器10的写入命令的情况下开始图5中的处理。此时链接表220的状态与图6A中示出的状态相对应，并且响应于写入命令所要写入的数据通过写入数据A(400)来表示。
首先，在步骤S501中，CPU 110基于接收到的写入数据A(400)的数据大小确定写入该数据所需要的块的数量，以使得将写入数据A(400)写入到闪速存储器30中。接着，从保留区域420选择出与该数量相对应的数量的块。注意假定写入数据A(400)的大小为不大于图6A中一个块的大小。
接着，处理进入步骤S502，其中CPU 110将步骤S501中选择出的数量的块从保留区域420移动至主区域410。图6B示出该状态。在图6B中，将链接表220的保留区域420中的单个空块421移动至主区域410。
接下来，处理进入步骤S503，其中CPU 110将数据A(400)写入到闪速存储器30中与移动至主区域410的块421相对应的块中并且更新链接表220，如图6C中所示。
这里，写入数据A(400)的大小不大于单个块的大小，并且因此从保留区域420移动到主区域410的空块421的数量为1。然而，在数据大小等于多个块的情况下，将多个空块421从保留区域420移动至主区域410。
图7是示出根据本实施例的在闪速存储器控制器20接收到擦除命令的情况下执行的处理的流程图。用于执行该处理的程序存储在ROM 111中，并且通过CPU 110执行这些程序来实现该处理。
图8A和8B是示出根据本实施例的在闪速存储器控制器20接收到擦除命令的情况下链接表220中的转变的图。
图9A和9B是示出根据本实施例的在闪速存储器控制器20接收到擦除命令的情况下链接表220中的连接变化的图。以下，将要参考图8A、8B、9A和9B说明图7中的流程图。
在闪速存储器控制器20接收到来自系统控制器10的从闪速存储器30的Block2(901)中擦除数据的擦除命令的情况下开始图7中的处理。此时，链接表220如图8A中所示，并且链接表220中的连接如图9A中所示。
首先，在步骤S701中，CPU 110取消要擦除的数据的逻辑地址(LBlock0)与物理地址(PBlock2)之间的链接。在图9A中，闪速存储器控制器20将闪速存储器30的块901与逻辑地址210(LBlock0)和物理块230(PBlock2)相关联地管理。
图9B示出由于闪速存储器控制器20接收到针对闪速存储器30的Block2(901)的数据擦除命令而取消了LBlock0与PBlock2之间的链接的状态。
接着，处理进入步骤S702，其中CPU 110更新在步骤S701中已取消链接的链接表220。此时，如图8B中所示，闪速存储器控制器20取消与闪速存储器30中的Block2(901)相对应的主区域410的块801的链接。此外，此时，如图9B中所示，尽管块901与链接表220的逻辑地址之间的链接被取消，但是闪速存储器30的Block2的数据残留在闪速存储器30中。
以这种方式，在接收到针对闪速存储器30的给定块的数据的擦除命令的情况下，取消该块与逻辑地址之间的链接，使得不可能从闪速存储器30的该块中读出数据。然而，数据残留在闪速存储器30的该块中。
图10是示出根据实施例的通过闪速存储器控制器20执行的、针对闪速存储器30的块初始化处理的流程图。用于执行该处理的程序存储在ROM 111中，并且通过CPU 110执行该程序来实现该处理。
图11A-11C是根据本实施例的由于通过闪速存储器控制器20进行的针对闪速存储器30的块初始化处理而在链接表220中发生的转变的图。以下，将要参考图11A-11C说明图10中的流程图。
首先，在步骤S1001中，CPU 110判断保留区域420中空块的数量是否小于或者等于预定值。在图11A中，保留区域420中存在5个空块421。这里，说明将假定预定值为8。在图11A中，保留区域420中存在5个空块，因此判断为保留区域420中的块的数量小于或者等于预定值；则处理进入步骤S1002。
在步骤S1002中，CPU 110从主区域410中没有链接的块412中选择出块以移动至保留区域420。这里，如图11A中所示，选择块1111、1112和1113。在本实施例中，从已被擦除次数最少的块中顺序选择块，但是可以取而代之使用不同的方法来选择。
接着，处理进入步骤S1003，其中CPU 110将全“0”数据写入闪速存储器30中与步骤S1002中所选择的块1111、1112和1113相对应的块以擦除这些块。该擦除从块释放电荷(图11B)。
接着，处理进入步骤S1004，其中CPU 110将全“1”数据写入闪速存储器30中与步骤S1002中所选择出的块1111、1112和1113相对应的块以初始化这些块。
接着，处理进入步骤S1005，其中CPU 110将步骤S1002中从主区域410中选择的块移动至保留区域420。图11C示出此时链接表220的图像。在图11C中，步骤S1002中选择出的主区域410的块1111、1112和1113被移动至保留区域420。
注意，由于以全“1”数据对闪速存储器30中与移动至保留区域420的块1111-1113相对应的块进行初始化，因此能够立即将数据写入这些块中。
第一实施例
以下，将要说明根据本第一实施例的示例，其中在链接表220的主区域410中已设置完全擦除区域1300与正常区域1310。
图12是示出根据第一实施例的闪速存储器控制器20在链接表220的主区域中设置完全擦除区域的处理的流程图。用于执行该处理的程序存储在ROM111中，并且通过CPU 110执行该程序来实现该处理。
在根据第一实施例的信息处理设备接通电源的情况下开始该处理。首先，在步骤S1201中，CPU 110判断是否存在针对完全擦除功能的设置改变；在存在这样的设置改变的情况下，处理进入步骤S1202，并且在尚不存在这样的设置改变的情况下，处理直接结束。注意，针对完全擦除功能的设置保持在闪速存储器30中，并且在信息处理设备再次接通电源的情况下，反映出在信息处理设备断电的情况下保持的设置。在步骤S1202中，CPU 110判断是否启用完全擦除功能。这里，CPU 110判断是否已接收到来自系统控制器10的启用完全擦除功能的命令；在已接收到该命令的情况下处理进入步骤S1203，而在尚未接收到命令的情况下处理进入步骤S1206。
在步骤S1203中，CPU 110接收来自系统控制器10的指定完全擦除区域1300的开始地址和结束地址的命令并且将该设置存储在闪速存储器30中，之后处理进入步骤S1204。在步骤S1204中，CPU 110判断是否已接收到来自系统控制器10的指定完全擦除区域1300的其它命令，并且在已接收到指定完全擦除区域的其它命令的情况下，处理进入步骤S1203并且执行上述处理。另一方面，在尚未接收到指定完全擦除区域的其它命令的情况下，处理进入步骤S1205。在步骤S1205中，CPU 110接收来自系统控制器10的启用完全擦除功能的命令，并且该处理结束。另一方面，在步骤S1206中，CPU 110接收来自系统控制器10的禁用完全擦除功能的命令，并且该处理结束。
注意，预先设置的完全擦除区域1300的开始地址和结束地址保持在闪速存储器30中。即使在已禁用完全擦除功能的情况下，保持在闪速存储器30中的完全擦除区域1300的开始地址和结束地址也只是被屏蔽。完全擦除功能设置与开始地址和结束地址的设置保存在闪速存储器30的系统区域中。
按照这种方式，根据第一实施例的闪速存储器控制器20在接收到来自系统控制器10的指定完全擦除区域1300的命令的情况下，在主区域410中设置完全擦除区域1300与正常区域1310，如图13中所示。
图13是示出根据第一实施例的闪速存储器控制器20将链接表220的主区域410分割为完全擦除区域1300与正常区域1310的示例的图。在图13中，闪速存储器30中的块与完全擦除区域1300和正常区域1310中以及保留区域420中的块相对应。
完全擦除区域1300包括与闪速存储器30中已使用的块相对应的块1331以及与闪速存储器30中已擦除的块相对应的块1332。正常区域1310中的块包括与闪速存储器30中已使用的块相对应的块1341以及已取消与系统控制器10中的逻辑块的链接的块1342。
这里，已通过写入全“1”数据来初始化闪速存储器30中的已擦除的块。
图14是示出根据本实施例的在闪速存储器控制器20在对分割为完全擦除区域1300与正常区域1310的链接表220的主区域410进行管理时接收到写入命令的情况下的处理的流程图。用于执行该处理的程序存储在ROM 111中，并且通过CPU 110执行这些程序来实现该处理。
该处理在闪速存储器控制器20接收到来自系统控制器10的写入命令的情况下开始。首先，在步骤S1401中，CPU 110读出存储在闪速存储器30中的完全擦除功能设置并且判断完全擦除功能是否启用。在判断为完全擦除功能启用的情况下处理进入步骤S1402，并且在判断为功能禁用的情况下进入步骤S1407。在步骤S1402中，CPU 110判断表示接收到的写入命令中的写入地址的块是否与完全擦除区域1300中的块相对应。这里，在判断为该块与完全擦除区域1300中的块相对应的情况下，处理进入步骤S1403，并且在判断为该块不与完全擦除区域1300中的块相对应的情况下，处理进入步骤S1405。
在步骤S1403中，CPU 110将保留区域420中的块移动至完全擦除区域1300。
图15A-15C是示出根据本实施例的在闪速存储器控制器20将数据写入完全擦除区域的情况下链接表220中的转变的图。
图15A示出各个块配置在完全擦除区域1300、正常区域1310以及保留区域420中的状态。这里，要通过闪速存储器控制器20写入到闪速存储器30中的数据为写入数据A(400)。图15B是示出保留区域420的空块1501已被移动至完全擦除区域1300以将数据写入到闪速存储器30中与完全擦除区域1300中的块相对应的块的状态的图。
按照这种方式，在执行步骤S1403的处理的情况下，处理进入步骤S1404，其中CPU 110将数据A(400)写入到闪速存储器30的与在步骤S1403中移动至完全擦除区域1300的空块1501相对应的块中，并且结束处理(图15C)。
通过这样，将写入命令中指定的数据写入到与闪速存储器30的完全擦除区域相对应的块中。因而，在写入到该块中的数据被擦除的情况下，根据完全擦除模式擦除该数据。
另一方面，在步骤S1405中，CPU 110将保留区域420中的空块421移动至正常区域1310。
图16A-16C是示出根据本实施例的在闪速存储器控制器20将数据写入正常区域1310的情况下链接表220中的转变的图。
图16A示出各个块配置在完全擦除区域1300、正常区域1310以及保留区域420中的状态。同样，这里要通过闪速存储器控制器20写入到闪速存储器30中的数据为写入数据A(400)。图16B示出由于接收到针对正常区域1310的数据写入命令而在步骤S1405中将保留区域420中的空块1601移动到正常区域1310的状态。
接着，处理进入步骤S1406，其中CPU 110将数据A(400)写入到闪速存储器30中与移动至正常区域1310的空块1601相对应的块，然后处理结束。图16C示出该状态。
同时，在步骤S1407中，CPU 110针对如图5和6A-6C中所示的主区域未被分割为完全擦除区域1300与正常区域1310的情况通过正常写入处理将保留区域420中的块移动至主区域410。接着，处理进入步骤S1408，其中CPU 110将数据A(400)写入到闪速存储器30中与步骤S1407中被移动至主区域410的块相对应的块中，之后处理结束。
按照这种方式，在启用完全擦除功能的情况下，当接收到写入命令时，基于要写入数据的块是否与完全擦除区域相对应，来利用链接表220控制是否将要写入数据的块配置在完全擦除区域中。作为结果，在接收到针对该数据的擦除命令的情况下进行的处理如下所述而变化。
图17是示出根据第一实施例的在闪速存储器控制器20将链接表220的主区域410分割为完全擦除区域1300与正常区域1310的情况下，当接收到擦除命令时进行的处理的流程图。用于执行该处理的程序存储在ROM 111中，并且通过CPU 110执行这些程序来实现该处理。
首先，在步骤S1701中，CPU 110接收来自系统控制器10的擦除命令。接着，处理进入步骤S1702，其中CPU 110基于存储在闪速存储器30中的完全擦除功能的设置来判断完全擦除功能是否启用。在判断为将完全擦除功能设置为启用的情况下，处理进入步骤S1703，而在判断为将完全擦除功能设置为禁用的情况下，处理进入步骤S1706。在步骤S1703中，CPU 110判断被指示为擦除的地址是否为属于完全擦除区域1300中的块的地址。在判断为所要擦除的地址是属于完全擦除区域1300中的块的地址的情况下，处理进入步骤S1704，而在判断为所要擦除的地址是与正常区域1310中的块相对应的地址的情况下，处理进入步骤S1705。
在步骤S1704中，CPU 110以全“0”数据覆盖闪速存储器30中具有所要擦除的地址的块，然后处理结束。另一方面，在步骤S1705中，所要擦除的地址与正常区域1310的块相对应，因此CPU 110取消与所要擦除的地址相对应的块的链接，然后处理结束。
同时，在完全擦除功能设置为禁用的情况下，处理进入步骤S1706，其中由于完全擦除功能被禁用，因此CPU 110执行与针对图7中示出的正常操作相同的处理。换言之，取消主区域410中存在的与闪速存储器30中具有指定地址的块的链接，并且处理结束。
图18A和18B是示出根据第一实施例的在闪速存储器控制器20擦除完全擦除区域中的数据的情况下链接表220中的转变的图。
图18A是示出在闪速存储器控制器20接收到将完全擦除区域1300中目标地址中的数据擦除的命令前链接表220的状态的图。
闪速存储器控制器20在要擦除闪速存储器30中与完全擦除区域1300中的块1331相对应的块的情况下，执行完全擦除。此时，擦除闪速存储器30中与块1331相对应的块，并且将全“0”数据写入这些块中。图18B示出该状态。
按照这种方式，根据第一实施例，在擦除闪速存储器30中与完全擦除区域1300中的块1331相对应的块的数据的情况下，将全“0”数据写入这些块中。
图19A和19B是示出根据第一实施例的在闪速存储器控制器20接收到擦除正常区域1310中的地址的数据的命令的情况下块中的变化的图。
图19A示出在接收到擦除正常区域1310中的地址的数据的命令前链接表220的状态。
图19B示出在擦除闪速存储器30中与正常区域1310中的块1341相对应的数据的情况下取消链接表220中块1341的链接的状态。按照这种方式，根据第一实施例，在从闪速存储器30中的与不属于完全擦除区域的块相对应的块中擦除数据的情况下，与数据的链接被取消，但是数据残留在该块中。
图20是示出根据第一实施例的在闪速存储器控制器20将链接表220的主区域410分割为完全擦除区域1300与正常区域1310并且对这些区域分开进行管理的情况下所执行的块初始化处理的流程图。用于执行该处理的程序存储在ROM 111中，并且通过CPU 110执行该程序来实现该处理。
图21A-21C是示出在图20中示出的块初始化处理期间链接表中的转变的图。图21A示出在执行块初始化处理之前发生的状态、图21B示出在执行块初始化处理时发生的状态并且图21C示出在块初始化处理完成后发生的状态。以下，将要参考图21A-21C说明图20中的流程图。
首先，在步骤S2001中，CPU 110判断链接表220的保留区域420中的空块421的数量是否小于或者等于预定值。在图21A中，保留区域420中存在5个空块，并且这里假定预定值为8。在步骤S2001中判断为空块421的数量小于或者等于预定值的情况下，处理进入步骤S2002，其中CPU 110读出存储在闪速存储器30中的完全擦除区域的设置信息并且判断完全擦除功能是否启用。在CPU 110判断为该功能启用的情况下处理进入步骤S2003，并且在CPU 110判断为该功能禁用的情况下进入步骤S2006。
在步骤S2003中，CPU 110从完全擦除区域1300和正常区域1310中选择要移动至保留区域420的块。选择的条件可以是例如，优先将具有最少的擦除次数的块移动至保留区域420，但是可以代替使用其它方法。在图21A中，完全擦除区域1300中已擦除的块1331和1332的数量是2，并且正常区域1310中已取消链接的块1341的数量是1，因此选择这些块以移动至保留区域420。
接着，处理进入步骤S2004，其中CPU 110将全“1”数据写入到闪速存储器30中的与在完全擦除区域1300中选择出的块1331和1332相对应的块中。同时，通过写入全“0”数据来擦除闪速存储器30中的与在正常区域1310中选择出的块1341相对应的块，并且接着通过写入全“1”数据来将这些块初始化。接着，处理进入步骤S2005，其中CPU 110将步骤S2003中选择出的块移动至保留区域420。
图21B示出步骤S2004的处理完成的状态。同时，图21C示出初始化后的块1331、1332和1341已被移动至保留区域420的状态。
步骤S2006-S2008的处理与图10中步骤S1002-S1005的处理相同，因此将仅作简要说明。
在步骤S2006中，CPU 110从主区域410选择出要移动至保留区域420的块。接着，处理进入步骤S2007，其中CPU 110通过写入全“0”数据来擦除在步骤S2006中选择的块，并且接着通过写入全“1”数据来将这些块初始化。接着，处理进入步骤S2008，其中CPU 110将步骤S2006中选择的块从主区域410移动至保留区域420，之后处理结束。
按照这种方式，在保留区域420中空块的数量小于或者等于预定值的情况下，能够通过主区域或者在启用完全擦除功能的情况下的完全擦除区域或正常区域中的被擦除或者取消链接的块来补充这些块。
按照这种方式，根据本实施例，主区域中的块被分割为完全擦除区域以及与传统的主区域相同的正常区域，并且只从与完全擦除区域相对应的块中完全擦除数据，而针对其它的块只是取消链接。相比将与主区域中全部块相对应的块中的数据完全擦除的情况，通过上述方式能够减少擦除数据所需的时间。
其它实施例
本发明的实施例还可以通过如下的方法来实现，即，通过网络或者各种存储介质将执行上述实施例的功能的软件(程序)提供给系统或装置，该系统或装置的计算机或是中央处理单元(CPU)、微处理单元(MPU)读出并执行程序的方法。
尽管已经参考典型实施例说明了本发明，但是应该理解，本发明不限于所公开的典型实施例。所附权利要求书的范围符合最宽的解释，以包含所有这类修改、等同结构和功能。

Claims (10)

1.一种存储器控制设备，所述存储器控制设备控制对非易失性存储装置的访问，其特征在于，所述存储器控制设备包括：
寻址单元，配置成将逻辑地址与所述非易失性存储装置中的物理地址相关联；
设置单元，配置成设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；
管理单元，配置成在通过所述设置单元设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；
判断单元，配置成在已基于逻辑地址指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断与所述逻辑地址相关联的物理地址是否属于所述完全擦除地址；以及
控制单元，配置成执行以下控制：在通过所述判断单元判断为所述物理地址属于所述完全擦除地址的情况下，将与所述逻辑地址相关联的物理地址的数据完全擦除，并且在通过所述判断单元判断为所述物理地址不属于所述完全擦除地址的情况下，取消至与所述逻辑地址相关联的物理地址的数据的链接。
2.根据权利要求1所述的存储器控制设备，
其中，所述设置单元配置成根据来自外部设备的命令来设置所述完全擦除模式。
3.根据权利要求2所述的存储器控制设备，
其中，所述命令还包括处于所述完全擦除模式的所述非易失性存储装置中的地址。
4.根据权利要求1至3中任何一项所述的存储器控制设备，
其中，所述非易失性存储装置是NAND闪速存储器。
5.一种访问非易失性存储装置的信息处理设备，其特征在于，所述信息处理设备包括：
寻址单元，配置成将逻辑地址与所述非易失性存储装置中的物理地址相关联；
设置单元，配置成设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；
管理单元，配置成在通过所述设置单元设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；
判断单元，配置成在已指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断所述数据的物理地址是否属于所述完全擦除地址；以及
控制单元，配置成执行以下控制：在通过所述判断单元判断为所述物理地址属于所述完全擦除地址的情况下，将所述数据完全擦除，并且在通过所述判断单元判断为所述物理地址不属于所述完全擦除地址的情况下，取消所述数据与逻辑地址之间的链接。
6.根据权利要求5所述的信息处理设备，
其中，所述控制单元配置成在指示在所述完全擦除模式中将存储在所述非易失性存储装置中的数据完全擦除的情况下，以全“0”数据覆盖所述数据。
7.根据权利要求5或者6所述的信息处理设备，
其中，所述寻址单元配置成以块为单位将所述逻辑地址与所述非易失性存储装置中的所述物理地址相关联。
8.根据权利要求7所述的信息处理设备，还包括：
写入单元，配置成在向具有将被完全擦除的物理地址的块写入数据的情况下，在首先将全“1”数据写入所述块之后写入所述数据，并且在向具有不会被完全擦除的物理地址的块写入数据的情况下，将全“0”数据写入所述块，之后将全“1”数据写入所述块，并且之后写入所述数据。
9.一种控制存储器控制设备的控制方法，所述存储器控制设备控制对非易失性存储装置的访问，其特征在于，所述控制方法包括：
关联步骤，将逻辑地址与所述非易失性存储装置中的物理地址相关联；
设置步骤，设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；
管理步骤，在所述设置步骤中设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；
判断步骤，在已基于逻辑地址指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断与所述逻辑地址相关联的物理地址是否属于所述完全擦除地址；以及
控制步骤，执行以下控制：在所述判断步骤中判断为所述物理地址属于所述完全擦除地址的情况下，将与所述逻辑地址相关联的物理地址的数据完全擦除，并且在所述判断步骤中判断为所述物理地址不属于所述完全擦除地址的情况下，取消至与所述逻辑地址相关联的物理地址的数据的链接。
10.一种控制访问非易失性存储装置的信息处理设备的控制方法，其特征在于，所述控制方法包括：
寻址步骤，将逻辑地址与所述非易失性存储装置中的物理地址相关联；
设置步骤，设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；
管理步骤，在所述设置步骤中设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；
判断步骤，在已指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断所述数据的物理地址是否属于所述完全擦除地址；以及
控制步骤，执行以下控制：在所述判断步骤中判断为所述物理地址属于所述完全擦除地址的情况下，将所述数据完全擦除，并且在所述判断步骤中判断为所述物理地址不属于所述完全擦除地址的情况下，取消所述数据与所述逻辑地址之间的链接。
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