CN104931755A - 一种高分辨率数字存储示波器 - Google Patents

Abstract

本发明涉及测试技术领域，具体涉及一种高分辨率数字存储示波器，包括：低噪声通道单元、高分辨率数据采集与大容量数据存储单元、时基与触发单元、接口与控制单元、微处理器、系统电源以及人机交互单元；低噪声通道单元，用于对输入信号进行低噪声放大和噪声隔离；所述高分辨率数据采集与大容量数据存储单元，用于对所述低噪声通道单元输出的信号进行高分辨率的数据采集和大容量存储；所述时基与触发单元，包括时钟电路和触发电路，分别用于提供时钟信号和测定采样数据。达到了以下效果：垂直分辨率高、噪声基底低、动态范围大、易于实现大动态范围及小信号的高精度测试以及测试精度及效率高。

Description

一种高分辨率数字存储示波器

技术领域

本发明涉及测试技术领域，具体涉及一种用于高分辨率信号采集与波形分析的高分辨率数字存储示波器。

背景技术

传统示波器分辨率8bit，具有40dB左右的动态范围，可识别的信号幅度变化范围是0.4％，当分析高精度或是大动态范围信号特性时，难以进行精细的测试与分析，且仪器自身噪声基底大，分辨率低，影响信号的测试质量。

传统数字存储示波器的分辨率为8bit，具有的动态范围在40dB左右，对信号只能进行较为粗略的时域特性测试与分析，频域特性的测试只能作为功能性的测试，很难作为定量测试依据。

高分辨率的数据采集卡虽然分辨率有12bit，但处理信号能力不足，通常作为数据采集设备，只具有简单的测试与分析能力。

传统示波器技术存在以下问题：1)垂直分辨率低；2)噪声基底大3)动态范围小；4)小信号的高精度测试难度大、耗时多。

发明内容

针对现有技术存在的缺陷，本发明的目的在于提出一种高分辨率数字存储示波器，采用12bit高速ADC，并通过噪声抑制与隔离技术、高分辨率数据处理技术提升数字存储示波器垂直分辨率、降低噪声基底、增大信号测试动态范围、提高小信号及大动态范围信号的高精度测试与分析效率。

为达上述目的，本发明提供了一种高分辨率数字存储示波器，包括：低噪声通道单元、高分辨率数据采集与大容量数据存储单元、时基与触发单元、接口与控制单元、微处理器、系统电源以及人机交互单元；

所述低噪声通道单元，与所述高分辨率数据采集与大容量数据存储单元、时基与触发单元以及接口与控制单元连接，用于对输入信号进行低噪声放大和噪声隔离；

所述高分辨率数据采集与大容量数据存储单元，用于对所述低噪声通道单元输出的信号进行高分辨率的数据采集和大容量采集数据的存储；

所述时基与触发单元，包括时钟电路和触发电路，分别用于提供时钟信号和测定采样数据与触发点时间间隔；

所述人机交互单元、微处理器以及接口与控制单元顺次连接，用于根据用户的指令完成对该示波器的控制与处理结果的显示；

所述系统电源用于为上述各单元提供电源。

进一步的，所述低噪声通道单元包括顺次连接的固定衰减器、阻抗衰减器以及集成可控增益放大器；

其中，所述固定衰减器，用于功率电平调整；

所述阻抗变换电路，用于实现50Ω和1MΩ的输入阻抗变换；该阻抗变换电路包括一机械开关和一50Ω对地电阻；

所述集成可控增益放大器，包括预放大器、程控衰减器以及后放大器，分别用于实现信号的放大、步进衰减以及输出驱动；该集成可控增益放大器提供两路源信号：第一路信号用于输出到所述高分辨率数据采集与大容量数据存储单元，第二路信号用于输出到所述时基与触发单元。

进一步的，所述低噪声通道单元中的有源器件的电源全部采用二次稳压隔离的方式。

进一步的，所述高分辨率数据采集与大容量数据存储单元，包括顺次连接的高分辨率数据采集电路、高速数据处理电路及大容量数据存储电路，分别用于对所述第一路信号进行采集、数据处理以及存储。

进一步的，每一个所述高分辨率数据采集电路包括两片12bit分辨率高速ADC，用于通过交叉采样方式进行数据采样；

所述高速数据处理电路为FPGA，包括数据接收、数据处理以及存储器接口，具体用于完成24bit位宽1Gbps数据流的接收，并对接收后的数据进行降速处理；

所述大容量数据存储电路，具体用于将经降速处理后的数据通过交叠存储的方式存储到两个内存单元中。

进一步的，所述时钟电路包括频率合成器和参考时钟振荡器，用于产生1GHz时钟信号提供给所述高速ADC作为转换器时钟；还用于产生同源的62.5MHz取样主时钟和触发同步时钟，分别提供给取样速率发生器和所述触发电路。

进一步的，所述触发电路包括触发形成电路和触发内插电路；

所述触发形成电路用于触发源选择、触发条件控制以及异步触发脉冲形成；

所述触发内插电路用于内插脉冲形成、内插脉冲扩展和脉冲宽度测量。

本发明能够达到以下有益效果：

本发明的示波器包括：低噪声通道单元、高分辨率数据采集与大容量数据存储单元、时基与触发单元、接口与控制单元、微处理器、系统电源以及人机交互单元；所述低噪声通道单元，与所述高分辨率数据采集与大容量数据存储单元、时基与触发单元以及接口与控制单元连接，用于对输入信号进行低噪声放大和噪声隔离；所述高分辨率数据采集与大容量数据存储单元，用于对所述低噪声通道单元输出的信号进行高分辨率的数据采集和大容量存储；所述时基与触发单元，包括时钟电路和触发电路，分别用于提供时钟信号和测定采样数据。达到了以下效果：垂直分辨率高、噪声基底低、动态范围大、易于实现大动态范围及小信号的高精度测试以及测试精度及效率高。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明高分辨率数字存储示波器的结构图；

图2是本发明低噪声通道单元的结构图；

图3是本发明高分辨率数据采集与大容量数据存储单元的结构图；

图4是本发明时钟电路的结构图；

图5是本发明触发电路的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提出了一种分辨率12bit，动态范围可以达到60dB，可识别的信号幅度变化范围达到0.024％的高分辨率数字存储示波器设计技术及实现方法，全带宽范围内开路噪声基底只有500μV，在进行高速数据采集时，最大可进行2Gpts(数据样点)的连续存储。

以下通过一具体实例来进行说明：

实施例一

图1是本发明高分辨率数字存储示波器的结构图；如图所示，该示波器低噪声通道单元、高分辨率数据采集与大容量数据存储单元、时基与触发单元、接口与控制单元、微处理器、系统电源以及人机交互单元；

所述低噪声通道单元，与所述高分辨率数据采集与大容量数据存储单元、时基与触发单元以及接口与控制单元连接，用于对输入信号进行低噪声放大和噪声隔离；

所述高分辨率数据采集与大容量数据存储单元，用于对所述低噪声通道单元输出的信号进行高分辨率的数据采集和大容量采集数据的存储；

所述时基与触发单元，包括时钟电路和触发电路，分别用于提供时钟信号和测定采样数据与触发点时间间隔；

所述人机交互单元、微处理器以及接口与控制单元顺次连接，用于根据用户的指令完成对该示波器的控制与处理结果的显示；

所述系统电源用于为上述各单元提供电源。

低噪声通道单元采用低噪声放大器与噪声隔离技术，实现1mV/格档位的开路噪声小于0.5格，带宽500MHz。

图2是本发明低噪声通道单元的结构图；

如图所示，所述低噪声通道单元包括顺次连接的固定衰减器、阻抗衰减器以及集成可控增益放大器；

其中，所述固定衰减器，用于功率电平调整；

所述阻抗变换电路，用于实现50Ω和1MΩ的输入阻抗变换；该阻抗变换电路包括一机械开关和一50Ω对地电阻；

所述集成可控增益放大器，包括预放大器、程控衰减器以及后放大器，分别用于实现信号的放大、步进衰减以及输出驱动；该集成可控增益放大器提供两路源信号：第一路信号用于输出到所述高分辨率数据采集与大容量数据存储单元，第二路信号用于输出到所述时基与触发单元。

集成可控增益放大器优选LMH6518，当选择50Ω输入阻抗时，切换开关，使对地50Ω电阻连接到电路中，当选择1MΩ输入阻抗时，切换开关，使50Ω电阻与信号通道断开，这种方法大大简化了电路方案，由一个1MΩ的信号调理电路即实现了50Ω和1MΩ两种输入阻抗功能。

进一步的，所述低噪声通道单元中的有源器件的电源全部采用二次稳压隔离的方式，以降低噪声对信号通道的干扰。

图3是本发明高分辨率数据采集与大容量数据存储单元的结构图；

如图所示，所述高分辨率数据采集与大容量数据存储单元，包括顺次连接的高分辨率数据采集电路、高速数据处理电路及大容量数据存储电路，分别用于对所述第一路信号进行采集、数据处理以及存储。

进一步的，每一个所述高分辨率数据采集电路包括两片12bit分辨率高速ADC，用于通过交叉采样方式进行数据采样；采样数据直接送到FPGA电路进行接收与处理。

本实施例优选的，高速数据处理电路采用FPGA，包括数据接收、数据处理以及存储器接口，具体用于完成24bit位宽1Gbps数据流的接收，并对接收后的数据进行降速处理；

数据流降为192bit位宽125Mbps的数据流，通过交叠存储的方式存储到两条内存当中。实现2.0GSa/s采样速率、12bit分辨率和2Gpts(12bit位宽)每通道的存储深度。

本实施例优选的，两条内存为DDR3内存条，构成所述大容量数据存储电路。

本实施例还设计了基于FPGA的分辨率增强技术，在不改变硬件电路配置基础上可以实现整机15bit的垂直分辨率。增强分辨率函数应用有限脉冲响应(FIR)滤波器，即两个相邻水平显示像素所代表的时间间隔内获取信号的平均值，其与使用简单的平均滤波器平滑不同，当信号拥有单次特点(信号不能重复，或不能设置稳定触发)而不能使用平均函数时，使用此技术可以提升信号质量。

图4是本发明时钟电路的结构图；

如图所示，所述时钟电路包括频率合成器和参考时钟振荡器，用于产生1GHz时钟信号提供给所述高速ADC作为转换器时钟；还用于产生同源的62.5MHz取样主时钟和触发同步时钟，分别提供给取样速率发生器和所述触发电路。

图5是本发明触发电路的结构图；

如图所示，所述触发电路包括触发形成电路和触发内插电路；

所述触发形成电路用于触发源选择、触发条件控制以及异步触发脉冲形成；

所述触发内插电路用于内插脉冲形成、内插脉冲扩展和脉冲宽度测量，以实现采样数据与触发点时间间隔的精确测定，减小信号波形的抖动。

本发明能够达到以下有益效果：

本发明设计了500MHz带宽低噪声通道，采用2GSa/s采样速率、12bit分辨率ADC，基于FPGA的高分辨率数据处理系统以及DDR3内存条的大容量数据存储电路，有效降低了示波器的总体基底噪声、提升了示波器垂直分辨率和存储深度指标，解决了示波器难以进行高精度及大数据量的信号测试与分析难题；基于集成化、小信号处理、低噪声控制与噪声隔离等设计方法，实现了低噪声宽带模拟通道设计；基于FPGA+DDR3内存条的动态可扩展数据存储技术，解决了高位宽、高速率数据实时存储的技术难题，实现示波器单通道最大2Gpts存储深度；实现了信号时域、频域的高精度测试与分析。

本领域技术人员还可以了解到本发明实施例列出的各种说明性逻辑块(illustrativelogical block)，单元和步骤可以通过电子硬件、电脑软件，或两者的结合进行实现。为清楚展示硬件和软件的可替换性(interchangeability)，上述的各种说明性部件(illustrativecomponents)，单元和步骤已经通用地描述了它们的功能。这样的功能是通过硬件还是软件来实现取决于特定的应用和整个系统的设计要求。本领域技术人员可以对于每种特定的应用，可以使用各种方法实现所述的功能，但这种实现不应被理解为超出本发明实施例保护的范围。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种高分辨率数字存储示波器，其特征在于，包括：低噪声通道单元、高分辨率数据采集与大容量数据存储单元、时基与触发单元、接口与控制单元、微处理器、系统电源以及人机交互单元；

所述低噪声通道单元，与所述高分辨率数据采集与大容量数据存储单元、时基与触发单元以及接口与控制单元连接，用于对输入信号进行低噪声放大和噪声隔离；

所述高分辨率数据采集与大容量数据存储单元，用于对所述低噪声通道单元输出的信号进行高分辨率的数据采集和大容量采集数据的存储；

所述时基与触发单元，包括时钟电路和触发电路，分别用于提供采样时钟信号和测定采样数据与触发点时间间隔；

所述人机交互单元、微处理器以及接口与控制单元顺次连接，用于根据用户的指令完成对该示波器的控制与处理结果的显示；

所述系统电源用于为上述各单元提供电源。

2.根据权利要求1所述的示波器，其特征在于，所述低噪声通道单元包括顺次连接的固定衰减器、阻抗衰减器以及集成可控增益放大器；

其中，所述固定衰减器，用于功率电平调整；

所述阻抗变换电路，用于实现50Ω和1MΩ的输入阻抗变换；该阻抗变换电路包括一机械开关和一50Ω对地电阻；

所述集成可控增益放大器，包括预放大器、程控衰减器以及后放大器，分别用于实现信号的放大、步进衰减以及输出驱动；该集成可控增益放大器提供两路源信号：第一路信号用于输出到所述高分辨率数据采集与大容量数据存储单元，第二路信号用于输出到所述时基与触发单元。

3.根据权利要求2所述的示波器，其特征在于，所述低噪声通道单元中的有源器件的电源全部采用二次稳压隔离的方式。

4.根据权利要求2所述的示波器，其特征在于，所述高分辨率数据采集与大容量数据存储单元，包括顺次连接的高分辨率数据采集电路、高速数据处理电路及大容量数据存储电路，分别用于对所述第一路信号进行采集、数据处理以及存储。

5.根据权利要求4所述的示波器，其特征在于，每一个所述高分辨率数据采集电路包括两片12bit分辨率高速ADC，用于通过交叉采样方式进行数据采样；

所述高速数据处理电路为FPGA，包括数据接收、数据处理以及存储器接口，具体用于完成24bit位宽1Gbps数据流的接收，并对接收后的数据进行降速处理；

所述大容量数据存储电路，具体用于将经降速处理后的数据通过交叠存储的方式存储到两个内存单元中。

6.根据权利要求5所述的示波器，其特征在于，所述时钟电路包括频率合成器和参考时钟振荡器，用于产生1GHz时钟信号提供给所述高速ADC作为转换器时钟；还用于产生同源的62.5MHz取样主时钟和触发同步时钟，分别提供给取样速率发生器和所述触发电路。

7.根据权利要求1所述的示波器，其特征在于，所述触发电路包括触发形成电路和触发内插电路；

所述触发形成电路用于触发源选择、触发条件控制以及异步触发脉冲形成；

所述触发内插电路用于内插脉冲形成、内插脉冲扩展和脉冲宽度测量。