CN104900204B - 基于fpga的逻辑画面叠加装置及方法 - Google Patents

Abstract

本发明涉及一种基于FPGA的逻辑画面叠加装置，它包括上层接口模块、图像参数缓存模块、图像参数转换模块、逻辑画面叠加控制模块、逻辑画面产生模块、图像产生控制模块、图像存储控制模块、RGB画面输出模块、RGB画面时序产生模块和多传输链路低电压差分信号传输模块。本发明可通过FPGA实现逻辑画面叠加的功能。

Description

基于FPGA的逻辑画面叠加装置及方法

技术领域

本发明涉及液晶模组的显示和测试技术领域，具体涉及一种基于FPGA(Field－Programmable Gate Array，即现场可编程门阵列)的逻辑画面叠加装置及方法。

背景技术

随着液晶显示模组的分辨率越来越大，显示效果越来越清晰，对模组的研发、生产、检测等环节的技术要求也越来越高。因此在对模组的检测环节中，既需要对模组的每个像素的工作状态进行检测，又需要对模组对显示整体画面效果进行检测，为达到这两个目标，需要通过用不同类型的画面点屏来实现，如通过叠加的逻辑画面来点屏测试，

现有技术中还没有任何图形信号产生装置能产生用于液晶模组检测的叠加逻辑画面，无法满足高分辨率液晶显示模组检测的要求。

发明内容

本发明的目的在于提供一种基于FPGA的逻辑画面叠加装置及方法，该装置和方法可通过FPGA实现逻辑画面之间的叠加。

为实现上述目的，本发明所设计的基于FPGA的逻辑画面叠加装置，它包括上层接口模块、图像参数缓存模块、图像参数转换模块、逻辑画面叠加控制模块、逻辑画面产生模块、图像产生控制模块、图像存储控制模块、RGB(红、绿、蓝三色)画面输出模块、RGB画面时序产生模块和多传输链路低电压差分信号传输模块；

其中，所述上层接口模块的逻辑画面参数输出端连接图像参数缓存模块的信号输入端，图像参数缓存模块的信号输出端连接图像参数转换模块的逻辑画面缓存参数输入端，所述图像参数转换模块的逻辑画面参数及控制命令输出端分别连接逻辑画面叠加控制模块和逻辑画面产生模块的信号输入端，逻辑画面叠加控制模块和逻辑画面产生模块的信号输出端连接图像产生控制模块的图像数据输入端，图像产生控制模块的信号输出端连接图像存储控制模块的信号输入端，图像存储控制模块的通信端连接RGB画面输出模块的通信端，RGB画面时序产生模块的RGB同步信号输出端连接RGB画面输出模块的RGB同步信号输入端，所述RGB画面输出模块的RGB图像信号输出端连接多传输链路低电压差分信号传输模块的RGB图像信号输入端，多传输链路低电压差分信号传输模块的LVDS视频信号输出端用于连接待测液晶模组；

所述上层接口模块的LVDS(Low-Voltage Differential Signaling，低电压差分信号)传输编码控制信号输出端、模组显示色阶位宽控制信号输出端和LVDS传输链路数控制信号输出端分别连接多传输链路低电压差分信号传输模块对应的LVDS传输编码控制信号输入端、模组显示色阶位宽控制信号输入端和LVDS传输链路数控制信号输入端；

所述图像参数转换模块的液晶模组图像时序信号输出端连接RGB画面时序产生模块的液晶模组图像时序信号输入端，图像参数转换模块的图像控制信号输出端分别连接RGB画面输出模块和图像产生控制模块的图像控制信号输入端，所述图像存储控制模块的图像存储状态信号输出端连接图像参数转换模块的图像存储状态信号输入端。

一种利用上述基于FPGA的逻辑画面叠加装置进行逻辑画面叠加的方法，其特征在于，它包括如下步骤：

步骤1：上位机将液晶模组水平分辨率、液晶模组垂直分辨率、液晶模组图像显示时序、多组所需逻辑画面的配置信息发送给上层接口模块，上述每组所需逻辑画面的配置信息包括所需逻辑画面的类型编号、所需逻辑画面产生参数、所需逻辑画面的RGB各分量颜色值、所需逻辑画面的背景色和所需逻辑画面填充参数；

步骤2：上层接口模块将液晶模组水平分辨率、液晶模组垂直分辨率、液晶模组图像显示时序、多组所需逻辑画面配置信息进行解析，并将解析后的液晶模组水平分辨率、液晶模组垂直分辨率、液晶模组图像显示时序、多组所需逻辑画面配置信息保存到图像参数缓存模块中；

步骤3：图像参数转换模块读取图像参数缓存模块中缓存的多组所需逻辑画面配置信息，图像参数转换模块根据多组所需逻辑画面配置信息向逻辑画面产生模块传输液晶模组水平分辨率、液晶模组垂直分辨率、多组所需逻辑画面的配置参数传输控制命令和显示逻辑画面配置信息；

同时，图像参数转换模块将液晶模组图像显示时序发给RGB画面时序产生模块以产生液晶模组图像显示的时序；

步骤4：图像参数转换模块完成步骤3所述的操作后，图像参数转换模块向图像产生控制模块发送图像控制信号，用于启动后续图像存储控制模块、DDR存储器模块(DoubleData Rate双倍速率同步动态随机存储器)、RGB画面输出模块和RGB画面时序产生模块产生画面；

步骤5：逻辑画面产生模块根据第一组所需逻辑画面的类型启动相应类型的逻辑画面子功能类型，这些逻辑画面子功能类型在工作时会根据液晶模组水平分辨率、液晶模组垂直分辨率、对应所需逻辑画面配置信息进行符合显示效果的计算处理，从而产生第一组所需逻辑画面特征点的像素位置和像素颜色值，在逻辑画面产生模块产生第一组所需逻辑画面的过程中，会因计算形成中间变量和数据，这些中间变量和数据在计算处理中会反复用到，因此逻辑画面产生模块将这些中间变量和数据缓存起来，随时存入随时调用；

步骤6：当逻辑画面产生模块产生所需图案的特征点数据后便将其中一组所需图案的特征点数据送入图像产生控制模块，图像产生控制模块根据图像参数转换模块发出的图像控制信号得到液晶模组水平分辨率、液晶模组垂直分辨率、第一组所需逻辑画面的背景色、第一组所需逻辑画面填充参数，并启动逻辑画面产生模块产生的图案数据，图像产生控制模块先形成一幅水平分辨率和垂直分辨率均满足第一组所需逻辑画面的基本参数要求的画面，再将逻辑图案根据逻辑图案的坐标位置放入上述画面中，之后对画面中非图案的区域填充颜色，添加背景色，从而形成所需的第一组逻辑画面；

步骤7：图像产生控制模块将第一组逻辑画面通过图像存储控制模块存入DDR存储器模块；

步骤8：采用与上述步骤5和步骤6同样的方法在图像产生控制模块中生成所需的第二组逻辑画面；

步骤9：所述图像参数转换模块将并将第二组逻辑画面的叠加坐标位置信息、叠加部分颜色处理信息、重叠部分图案处理信息和叠加画面背景色处理信息发送给逻辑画面叠加控制模块，叠加控制模块根据上述第二组逻辑画面的叠加坐标位置信息、叠加部分颜色处理信息、重叠部分图案处理信息和叠加画面背景色处理信息对图像产生控制模块进行操作控制从而对第二组逻辑画面进行相应的调整并与第一组逻辑画面进行叠加，形成新的叠加逻辑画面，图像产生控制模块将新的叠加逻辑画面通过图像存储控制模块存入DDR存储器模块，DDR存储器模块中原有的第一组逻辑画面会被新的叠加逻辑画面覆盖，图像存储控制模块完成新的叠加逻辑画面存储后，图像存储控制模块发送图像存储状态信号到图像参数转换模块，图像参数转换模块则按照上述方式继续进行其它组逻辑画面的叠加，直到所有逻辑画面叠加完整，形成完整叠加逻辑画面；

步骤10：图像存储控制模块向图像参数转换模块发送图像存储状态信号，当图像存储状态信号显示图像存储控制模块中完整叠加逻辑画面存储完毕后，图像参数转换模块向RGB画面输出模块发送图像控制信号，同时，图像参数转换模块向RGB画面时序产生模块发送液晶模组图像显示时序信号，RGB画面输出模块在图像控制信号的控制下根据RGB画面时序产生模块产生的RGB同步信号将所要得到某一行中的某一个像素的信息通过RGB画面输出模块传输给图像存储控制模块，所述RGB同步信号包括视频帧同步信号、视频行同步信号和视频数据有效信号，图像存储控制模块则从DDR存储器模块中取出该像素对应的颜色值，图像存储控制模块将该对应的颜色值传输给RGB画面输出模块，RGB画面输出模块将接收到的对应颜色值和RGB同步信号中的视频数据有效信号同步到一起，从而产生并行的RGB图像信号输出；

步骤11，多传输链路低电压差分信号传输模块将并行的RGB图像信号根据上层接口模块输送过来的LVDS传输编码控制信号进行编码和输出颜色位宽设置，再根据上层接口模块输送过来的LVDS传输链路数控制信号进行相应的LVDS传输调制串化处理，使得输出为标准的图像LVDS传输链路信号在各个对应的传输链路上输出给待测液晶模组。

本发明的有益效果在于：

1、本发明可通过上层软件配置来实现不同的逻辑画面显示功能，可通过上层软件配置的各种画面的关键参数，来显示各种类型的逻辑画面。很好的满足了高分辨率液晶显示模组检测的要求。

2、本发明通过上层软件配置可适应不同分辨率的模组，显示大小可最小为1个像素的图案。

3、本发明自身可实现常用的逻辑画面类型，如渐变类、放射类、矩形类、三角形类、圆形类、点和线类等逻辑画面，并可通过扩展逻辑画面接口连接到不同的扩展逻辑画面功能设备上来产生其他类型的逻辑画面图案。

4、本发明可进行逻辑画面的叠加功能，即将不同的已实现的逻辑画面叠加到一起形成新的更复杂的逻辑画面，如矩形里内接圆形；三角形里有虚线填充等。这样能满足高分辨率液晶显示模组的各种检测要求。使得高分辨率液晶显示模组的检测结果更加真实准确。

5、本发明可通过用FPGA芯片来实现所述功能，技术方案实现容易，而且实现成本较低，且工作稳定。

附图说明

图1为本发明中的结构框图。

其中，1—上层接口模块、2—图像参数缓存模块、3—图像参数转换模块、4—逻辑画面叠加控制模块、5—液晶模组、6—逻辑画面产生模块、7—图像产生控制模块、8—图像存储控制模块、9—DDR存储器模块、10—RGB画面输出模块、11—RGB画面时序产生模块、12—外部逻辑画面功能扩展卡、13—多传输链路低电压差分信号传输模块、14—基本逻辑画面功能模块。

具体实施方式

以下结合附图和具体实施例对本发明作进一步的详细说明：

如图1所述的基于FPGA的逻辑画面叠加装置，它包括上层接口模块1、图像参数缓存模块2、图像参数转换模块3、逻辑画面叠加控制模块4、逻辑画面产生模块6、图像产生控制模块7、图像存储控制模块8、RGB画面输出模块10、RGB画面时序产生模块11和多传输链路低电压差分信号传输模块13；

其中，所述上层接口模块1的逻辑画面参数输出端连接图像参数缓存模块2的信号输入端，图像参数缓存模块2的信号输出端连接图像参数转换模块3的逻辑画面缓存参数输入端，所述图像参数转换模块3的逻辑画面参数及控制命令输出端分别连接逻辑画面叠加控制模块4和逻辑画面产生模块6的信号输入端，逻辑画面叠加控制模块4和逻辑画面产生模块6的信号输出端连接图像产生控制模块7的图像数据输入端，图像产生控制模块7的信号输出端连接图像存储控制模块8的信号输入端，图像存储控制模块8的通信端连接RGB画面输出模块10的通信端，RGB画面时序产生模块11的RGB同步信号输出端连接RGB画面输出模块10的RGB同步信号输入端，所述RGB画面输出模块10的RGB图像信号输出端连接多传输链路低电压差分信号传输模块13的RGB图像信号输入端，多传输链路低电压差分信号传输模块13的LVDS视频信号输出端用于连接待测液晶模组5；

所述上层接口模块1的LVDS传输编码控制信号输出端、模组显示色阶位宽控制信号输出端和LVDS传输链路数控制信号输出端分别连接多传输链路低电压差分信号传输模块13对应的LVDS传输编码控制信号输入端、模组显示色阶位宽控制信号输入端和LVDS传输链路数控制信号输入端；

所述图像参数转换模块3的液晶模组图像时序信号输出端连接RGB画面时序产生模块11的液晶模组图像时序信号输入端，图像参数转换模块3的图像控制信号输出端分别连接RGB画面输出模块10和图像产生控制模块7的图像控制信号输入端，所述图像存储控制模块8的图像存储状态信号输出端连接图像参数转换模块3的图像存储状态信号输入端。

上述技术方案中，所述逻辑画面产生模块6还能连接外部逻辑画面功能扩展卡12。

上述技术方案中，所述图像存储控制模块8还连接有DDR存储器模块9。

一种利用上述基于FPGA的逻辑画面叠加装置进行逻辑画面叠加的方法，它包括如下步骤：

步骤1：上位机将液晶模组水平分辨率、液晶模组垂直分辨率、液晶模组图像显示时序、多组所需逻辑画面的配置信息发送给上层接口模块1，上述每组所需逻辑画面的配置信息包括所需逻辑画面的类型编号、所需逻辑画面产生参数(不同逻辑画面类型有不同的参数，如矩形类逻辑画面有左上角顶点坐标位置、右下角顶点坐标位置等，圆形类逻辑画面有圆心坐标位置，半径长度，即长度值为多少个像素等，渐变类画面有渐变形式，即水平渐变、垂直渐变、放射渐变、渐变颜色色阶值)、所需逻辑画面的RGB各分量颜色值、所需逻辑画面的背景色和所需逻辑画面填充参数；

步骤2：上层接口模块1将液晶模组水平分辨率、液晶模组垂直分辨率、液晶模组图像显示时序、多组所需逻辑画面配置信息进行解析，并将解析后的液晶模组水平分辨率、液晶模组垂直分辨率、液晶模组图像显示时序、多组所需逻辑画面配置信息保存到图像参数缓存模块2中；

步骤3：图像参数转换模块3读取图像参数缓存模块2中缓存的多组所需逻辑画面配置信息，图像参数转换模块3根据多组所需逻辑画面配置信息向逻辑画面产生模块6传输液晶模组水平分辨率、液晶模组垂直分辨率、多组所需逻辑画面的配置参数传输控制命令和显示逻辑画面配置信息；

同时，图像参数转换模块3将液晶模组图像显示时序发给RGB画面时序产生模块11以产生液晶模组图像显示的时序；

步骤4：图像参数转换模块3完成步骤3所述的操作后，图像参数转换模块3向图像产生控制模块7发送图像控制信号，用于启动后续图像存储控制模块8、DDR存储器模块9、RGB画面输出模块10和RGB画面时序产生模块11产生画面；

步骤5：逻辑画面产生模块6根据第一组所需逻辑画面的类型启动相应类型的逻辑画面子功能类型(如矩形类逻辑画面子类型、渐变类逻辑画面子类型、圆形类逻辑画面子类型等)，这些逻辑画面子功能类型在工作时会根据液晶模组水平分辨率、液晶模组垂直分辨率、对应所需逻辑画面配置信息进行符合显示效果的计算处理，从而产生第一组所需逻辑画面特征点的像素位置和像素颜色值(如矩形图案中形成边长的点的像素位置坐标和颜色)，在逻辑画面产生模块6产生第一组所需逻辑画面的过程中，会因计算形成中间变量和数据，这些中间变量和数据在计算处理中会反复用到，因此逻辑画面产生模块6将这些中间变量和数据缓存起来，随时存入随时调用；

步骤6：当逻辑画面产生模块6产生所需图案的特征点数据后便将其中一组所需图案的特征点数据送入图像产生控制模块7，图像产生控制模块7根据图像参数转换模块3发出的图像控制信号得到液晶模组水平分辨率、液晶模组垂直分辨率、第一组所需逻辑画面的背景色、第一组所需逻辑画面填充参数，并启动逻辑画面产生模块6产生的图案数据，图像产生控制模块7先形成一幅水平分辨率和垂直分辨率均满足第一组所需逻辑画面的基本参数要求的画面，再将逻辑图案根据逻辑图案的坐标位置放入上述画面中，之后对画面中非图案的区域填充颜色，添加背景色((逻辑图案自身也可以是某种填充形式的图案(如一个矩形边长是某种颜色，内部充满不同颜色的点))，从而形成所需的第一组逻辑画面；

步骤7：图像产生控制模块7将第一组逻辑画面通过图像存储控制模块8存入DDR存储器模块9；

步骤8：采用与上述步骤5和步骤6同样的方法在图像产生控制模块7中生成所需的第二组逻辑画面；

步骤9：所述图像参数转换模块3将并将第二组逻辑画面的叠加坐标位置信息、叠加部分颜色处理信息、重叠部分图案处理信息和叠加画面背景色处理信息发送给逻辑画面叠加控制模块4，叠加控制模块4根据上述第二组逻辑画面的叠加坐标位置信息、叠加部分颜色处理信息、重叠部分图案处理信息和叠加画面背景色处理信息对图像产生控制模块7进行操作控制从而对第二组逻辑画面进行相应的调整(如减少边长值、修改原有图案的颜色、删除背景色等操作)并与第一组逻辑画面进行叠加，形成新的叠加逻辑画面，图像产生控制模块7将新的叠加逻辑画面通过图像存储控制模块8存入DDR存储器模块9，DDR存储器模块9中原有的第一组逻辑画面会被新的叠加逻辑画面覆盖，图像存储控制模块8完成新的叠加逻辑画面存储后，图像存储控制模块8发送图像存储状态信号到图像参数转换模块3，图像参数转换模块3则按照上述方式继续进行其它组逻辑画面的叠加，直到所有逻辑画面叠加完整，形成完整叠加逻辑画面；

步骤10：图像存储控制模块8向图像参数转换模块3发送图像存储状态信号，当图像存储状态信号显示图像存储控制模块8中完整叠加逻辑画面存储完毕后，图像参数转换模块3向RGB画面输出模块10发送图像控制信号，同时，图像参数转换模块3向RGB画面时序产生模块11发送液晶模组图像显示时序信号，RGB画面输出模块10在图像控制信号的控制下根据RGB画面时序产生模块11产生的RGB同步信号(VSYNC(垂直同步)、HSYNC(水平同步信号)、DE(视频数据有效信号))将所要得到某一行中的某一个像素的信息通过RGB画面输出模块10传输给图像存储控制模块8，所述RGB同步信号包括视频帧同步信号、视频行同步信号和视频数据有效信号，图像存储控制模块8则从DDR存储器模块9中取出该像素对应的颜色值，图像存储控制模块8将该对应的颜色值传输给RGB画面输出模块10，RGB画面输出模块10将接收到的对应颜色值和RGB同步信号中的视频数据有效信号同步到一起，从而产生并行的RGB图像信号(RGB图像信号为完整叠加逻辑画面)输出；

步骤11，多传输链路低电压差分信号传输模块13将并行的RGB图像信号根据上层接口模块1输送过来的LVDS传输编码控制信号进行编码和输出颜色位宽设置，再根据上层接口模块1输送过来的LVDS传输链路数控制信号(单传输链路控制信号、双传输链路控制信号、四个传输链路控制信号、八个传输链路控制信号)进行相应的LVDS传输调制串化处理，使得输出为标准的图像LVDS传输链路信号(完整叠加逻辑画面)在各个对应的传输链路上输出给待测液晶模组5。

上述技术方案中，所述液晶模组图像显示时序包括图像行前肩、图像行后肩、图像行脉宽、图像行显示刷新频率、图像场前肩、图像场后肩、图像场脉宽和图像场显示刷新频率。

上述技术方案中，上述所需逻辑画面填充参数包括逻辑画面填充颜色、逻辑画面内部填充方式和逻辑画面外部填充方式。

上述技术方案的步骤5中，为节省FPGA资源，通过基本逻辑画面功能模块14完成对基本逻辑图案以及逻辑图案变化方式的处理。

上述技术方案中，所述LVDS传输编码控制信号包括LVDS图像VESA数据输出格式信号、LVDS图像JEIDA数据输出格式信号、模组显示色阶位宽(6bit、8bit、10bit、12bit)控制信号。

上述技术方案的步骤5中，为节省FPGA资源，对一些基本的图案如显示点、线等，以及简单变化方式处理如单方向渐变等，由于在各种类型或复杂的逻辑画面中经常使用，通过基本逻辑画面功能模块14单独完成对基本逻辑图案以及逻辑图案变化方式的处理，而在实现逻辑画面中先进行调用基本逻辑画面功能模块14，产生所需简单或基本图形，再将其组成所需图案，如先产生直线再用直线形成矩形，或先产生点再用点形成圆形，或先产生所需图案的某个方向的渐变部分画面再将各个部分拼成完整画面。

为节省FPGA资源，由于在各种类型或复杂的逻辑画面中经常使用，故将其用基本逻辑画面功能模块14单独实现，而在实现逻辑画面中先进行调用基本逻辑画面功能模块14，产生所需简单或基本图形，再将其组成所需图案，如先产生直线再用直线形成矩形，或先产生点再用点形成圆形，或先产生所需图案的某个方向的渐变部分画面再将各个部分拼成完整画面。

本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (8)

1.一种基于FPGA的逻辑画面叠加装置，它包括上层接口模块(1)、图像参数缓存模块(2)、图像参数转换模块(3)、逻辑画面叠加控制模块(4)、逻辑画面产生模块(6)、图像产生控制模块(7)、图像存储控制模块(8)、RGB画面输出模块(10)、RGB画面时序产生模块(11)和多传输链路低电压差分信号传输模块(13)；

其中，所述上层接口模块(1)的逻辑画面参数输出端连接图像参数缓存模块(2)的信号输入端，图像参数缓存模块(2)的信号输出端连接图像参数转换模块(3)的逻辑画面缓存参数输入端，所述图像参数转换模块(3)的逻辑画面参数及控制命令输出端分别连接逻辑画面叠加控制模块(4)和逻辑画面产生模块(6)的信号输入端，逻辑画面叠加控制模块(4)和逻辑画面产生模块(6)的信号输出端连接图像产生控制模块(7)的图像数据输入端，图像产生控制模块(7)的信号输出端连接图像存储控制模块(8)的信号输入端，图像存储控制模块(8)的通信端连接RGB画面输出模块(10)的通信端，RGB画面时序产生模块(11)的RGB同步信号输出端连接RGB画面输出模块(10)的RGB同步信号输入端，所述RGB画面输出模块(10)的RGB图像信号输出端连接多传输链路低电压差分信号传输模块(13)的RGB图像信号输入端，多传输链路低电压差分信号传输模块(13)的LVDS视频信号输出端用于连接待测液晶模组(5)；

所述上层接口模块(1)的LVDS传输编码控制信号输出端、模组显示色阶位宽控制信号输出端和LVDS传输链路数控制信号输出端分别连接多传输链路低电压差分信号传输模块(13)对应的LVDS传输编码控制信号输入端、模组显示色阶位宽控制信号输入端和LVDS传输链路数控制信号输入端；

所述图像参数转换模块(3)的液晶模组图像时序信号输出端连接RGB画面时序产生模块(11)的液晶模组图像时序信号输入端，图像参数转换模块(3)的图像控制信号输出端分别连接RGB画面输出模块(10)和图像产生控制模块(7)的图像控制信号输入端，所述图像存储控制模块(8)的图像存储状态信号输出端连接图像参数转换模块(3)的图像存储状态信号输入端。

2.根据权利要求1所述的基于FPGA的逻辑画面叠加装置，其特征在于：所述逻辑画面产生模块(6)还能连接外部逻辑画面功能扩展卡(12)。

3.根据权利要求1所述的基于FPGA的逻辑画面叠加装置，其特征在于：所述图像存储控制模块(8)还连接有DDR存储器模块(9)。

4.一种利用权利要求1所述基于FPGA的逻辑画面叠加装置进行逻辑画面叠加的方法，其特征在于，它包括如下步骤：

步骤1：上位机将液晶模组水平分辨率、液晶模组垂直分辨率、液晶模组图像显示时序、多组所需逻辑画面的配置信息发送给上层接口模块(1)，上述每组所需逻辑画面的配置信息包括所需逻辑画面的类型编号、所需逻辑画面产生参数、所需逻辑画面的RGB各分量颜色值、所需逻辑画面的背景色和所需逻辑画面填充参数；

步骤2：上层接口模块(1)将液晶模组水平分辨率、液晶模组垂直分辨率、液晶模组图像显示时序、多组所需逻辑画面配置信息进行解析，并将解析后的液晶模组水平分辨率、液晶模组垂直分辨率、液晶模组图像显示时序、多组所需逻辑画面配置信息保存到图像参数缓存模块(2)中；

步骤3：图像参数转换模块(3)读取图像参数缓存模块(2)中缓存的多组所需逻辑画面配置信息，图像参数转换模块(3)根据多组所需逻辑画面配置信息向逻辑画面产生模块(6)传输液晶模组水平分辨率、液晶模组垂直分辨率、多组所需逻辑画面的配置参数传输控制命令和显示逻辑画面配置信息；

同时，图像参数转换模块(3)将液晶模组图像显示时序发给RGB画面时序产生模块(11)以产生液晶模组图像显示的时序；

步骤4：图像参数转换模块(3)完成步骤3所述的操作后，图像参数转换模块(3)向图像产生控制模块(7)发送图像控制信号，用于启动后续图像存储控制模块(8)、DDR存储器模块(9)、RGB画面输出模块(10)和RGB画面时序产生模块(11)产生画面；

步骤5：逻辑画面产生模块(6)根据第一组所需逻辑画面的类型启动相应类型的逻辑画面子功能类型，这些逻辑画面子功能类型在工作时会根据液晶模组水平分辨率、液晶模组垂直分辨率、对应所需逻辑画面配置信息进行符合显示效果的计算处理，从而产生第一组所需逻辑画面特征点的像素位置和像素颜色值，在逻辑画面产生模块(6)产生第一组所需逻辑画面的过程中，会因计算形成中间变量和数据，这些中间变量和数据在计算处理中会反复用到，因此逻辑画面产生模块(6)将这些中间变量和数据缓存起来，随时存入随时调用；

步骤6：当逻辑画面产生模块(6)产生所需图案的特征点数据后便将其中一组所需图案的特征点数据送入图像产生控制模块(7)，图像产生控制模块(7)根据图像参数转换模块(3)发出的图像控制信号得到液晶模组水平分辨率、液晶模组垂直分辨率、第一组所需逻辑画面的背景色、第一组所需逻辑画面填充参数，并启动逻辑画面产生模块(6)产生的图案数据，图像产生控制模块(7)先形成一幅水平分辨率和垂直分辨率均满足第一组所需逻辑画面的基本参数要求的画面，再将逻辑图案根据逻辑图案的坐标位置放入上述画面中，之后对画面中非图案的区域填充颜色，添加背景色，从而形成所需的第一组逻辑画面；

步骤7：图像产生控制模块(7)将第一组逻辑画面通过图像存储控制模块(8)存入DDR存储器模块(9)；

步骤8：采用与上述步骤5和步骤6同样的方法在图像产生控制模块(7)中生成所需的第二组逻辑画面；

步骤9：所述图像参数转换模块(3)将并将第二组逻辑画面的叠加坐标位置信息、叠加部分颜色处理信息、重叠部分图案处理信息和叠加画面背景色处理信息发送给逻辑画面叠加控制模块(4)，叠加控制模块(4)根据上述第二组逻辑画面的叠加坐标位置信息、叠加部分颜色处理信息、重叠部分图案处理信息和叠加画面背景色处理信息对图像产生控制模块(7)进行操作控制从而对第二组逻辑画面进行相应的调整并与第一组逻辑画面进行叠加，形成新的叠加逻辑画面，图像产生控制模块(7)将新的叠加逻辑画面通过图像存储控制模块(8)存入DDR存储器模块(9)，DDR存储器模块(9)中原有的第一组逻辑画面会被新的叠加逻辑画面覆盖，图像存储控制模块(8)完成新的叠加逻辑画面存储后，图像存储控制模块(8)发送图像存储状态信号到图像参数转换模块(3)，图像参数转换模块(3)则按照上述方式继续进行其它组逻辑画面的叠加，直到所有逻辑画面叠加完整，形成完整叠加逻辑画面；

步骤10：图像存储控制模块(8)向图像参数转换模块(3)发送图像存储状态信号，当图像存储状态信号显示图像存储控制模块(8)中完整叠加逻辑画面存储完毕后，图像参数转换模块(3)向RGB画面输出模块(10)发送图像控制信号，同时，图像参数转换模块(3)向RGB画面时序产生模块(11)发送液晶模组图像显示时序信号，RGB画面输出模块(10)在图像控制信号的控制下根据RGB画面时序产生模块(11)产生的RGB同步信号将所要得到某一行中的某一个像素的信息通过RGB画面输出模块(10)传输给图像存储控制模块(8)，所述RGB同步信号包括视频帧同步信号、视频行同步信号和视频数据有效信号，图像存储控制模块(8)则从DDR存储器模块(9)中取出该像素对应的颜色值，图像存储控制模块(8)将该对应的颜色值传输给RGB画面输出模块(10)，RGB画面输出模块(10)将接收到的对应颜色值和RGB同步信号中的视频数据有效信号同步到一起，从而产生并行的RGB图像信号输出；

步骤11，多传输链路低电压差分信号传输模块(13)将并行的RGB图像信号根据上层接口模块(1)输送过来的LVDS传输编码控制信号进行编码和输出颜色位宽设置，再根据上层接口模块(1)输送过来的LVDS传输链路数控制信号进行相应的LVDS传输调制串化处理，使得输出为标准的图像LVDS传输链路信号在各个对应的传输链路上输出给待测液晶模组(5)。

5.根据权利要求4所述的逻辑画面叠加的方法，其特征在于：所述液晶模组图像显示时序包括图像行前肩、图像行后肩、图像行脉宽、图像行显示刷新频率、图像场前肩、图像场后肩、图像场脉宽和图像场显示刷新频率。

6.根据权利要求4所述的逻辑画面叠加的方法，其特征在于：上述所需逻辑画面填充参数包括逻辑画面填充颜色、逻辑画面内部填充方式和逻辑画面外部填充方式。

7.根据权利要求4所述的逻辑画面叠加的方法，其特征在于：所述步骤5中，为节省FPGA资源，通过基本逻辑画面功能模块(14)完成对基本逻辑图案以及逻辑图案变化方式的处理。

8.根据权利要求4所述的逻辑画面叠加的方法，其特征在于：所述LVDS传输编码控制信号包括LVDS图像VESA数据输出格式信号、LVDS图像JEIDA数据输出格式信号、模组显示色阶位宽控制信号。