CN104871290B - 晶格失配异质外延膜 - Google Patents

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Abstract

本发明的实施例涉及在衬底上形成EPI膜，其中所述EPI膜具有与衬底不同的晶格常数。所述EPI膜和所述衬底可以包括不同材料以共同形成具有例如Si和/或SiGe衬底以及III‑V或IV膜的异质外延器件。所述EPI膜可以是多个EPI层或膜的其中之一并且所述膜可以包括彼此不同的材料并且可以彼此直接接触。此外，就掺杂浓度和/或掺杂极性而言，所述多个EPI层可以被彼此不同地掺杂。一个实施例包括创建水平取向的异质外延结构。另一个实施例包括垂直取向的异质外延结构。异质外延结构可以包括例如双极结型晶体管、异质结双极晶体管、闸流管和隧穿场效应晶体管等。本文中还描述了其它实施例。

Description

晶格失配异质外延膜
背景技术
可以通过发展例如单质硅(Si)衬底上的高品质III-V族半导体或Si衬底上的IV族半导体来使各种电子和光电器件成为可能。能够获得III-V或IV材料的性能优势的表面层可以主导各种高性能电子器件，例如由诸如但不限于锑化铟(InSb)、砷化铟(InAs)、锗(Ge)和硅锗(SiGe)之类的极高迁移率材料制造的CMOS和量子阱(QW)晶体管。诸如激光器、探测器和光伏器件之类的光学器件也可以由各种其它直接带隙材料制造，例如但不限于砷化镓(GaAs)和铟镓砷(InGaAs)。由于使用Si衬底具有减小成本的额外优势，因此可以通过将这些器件与传统Si器件单片集成来进一步增强这些器件。
然而III-V和IV材料在Si衬底上的生长呈现许多挑战。晶体缺陷由III-V半导体外延(EPI)层与Si半导体衬底之间或者IV半导体EPI层与Si半导体衬底之间的晶格失配、极性与非极性失配、以及热失配产生。当EPI层与衬底之间的晶格失配超过几个百分比时，由失配引起的应变变得太大并且通过使EPI膜松弛来在EPI层中产生缺陷。一旦膜厚度大于临界厚度(即，膜在该厚度以下时完全应变并且在超过该厚度时部分松弛)，通过在膜与衬底的界面处以及在EPI膜中创建错配位错来使应变松弛。EPI晶体缺陷可以是线位错、堆叠缺陷和孪晶的形式。许多缺陷，尤其是线位错和孪晶，倾向于传播到制造半导体器件的“器件层”中。通常，缺陷产生的严重性和III-V半导体与Si衬底之间或者IV半导体与Si衬底之间的晶格失配的量相关。
附图说明
根据所附权利要求、一个或多个示例性实施例的以下具体实施方式、以及相对应的附图将使本发明的实施例的特征和优点变得显而易见，附图中：
图1(a)-(e)描绘了本发明的实施例中的水平异质结构。
图2(a)-(c)描绘了本发明的实施例中的垂直异质结构。
图3(a)-(b)描绘了本发明的实施例中的垂直异质结构。
图4(a)-(b)描绘了本发明的实施例中的垂直异质结构。
图5描绘了本发明的实施例中的垂直异质结构。
图6包括本发明的实施例中的水平异质结构相关方法。
图7包括本发明的实施例中的垂直异质结构相关方法。
图8包括本发明的实施例中的垂直异质结构相关方法。
具体实施方式
在以下描述中，阐述了许多具体细节，但可以在没有这些具体细节的情况下实践本发明的实施例。并未详细示出公知的电路、结构和技术以避免使该描述难以理解。“实施例”、“各种实施例”等指示如此描述的(多个)实施例可以包括特定特征、结构或特性，但不一定每个实施例都包括这些特定特征、结构或特性。一些实施例可以具有针对其它实施例所描述的特征中的一些、全部或没有这些特征。“第一”、“第二”、“第三”等描述共同的对象并且指示相似对象的不同实例被提及。这种形容词不暗示所描述的对象必须采用时间上、空间上的给定顺序、排名或任何其它方式。“连接”可以指示元件彼此直接物理或电接触，并且“耦合”可以指示元件彼此配合或相互作用，但它们可能或可能不直接物理或电接触。并且，尽管相似或相同的附图标记可以用于表明不同附图中的相同或相似的部件，但这样做并不表示包括相似或相同附图标记的所有附图构成单个或相同实施例。
晶格失配构造的常规技术包括沉积厚缓冲层(例如，0.5或更多微米厚)，缓冲层桥接衬底与感兴趣层(包括III-V材料等的器件层)之间的晶格常数差。在这种常规技术中，复杂的退火和成分分级工艺用于在厚缓冲层内使缺陷“弯曲”到彼此中，因此缺陷消失。许多厚缓冲层技术是耗时、昂贵的、包括不期望的缓冲层表面粗糙度，并且最小缺陷密度仍然很高。
另一种常规技术包括纵横比捕获(ART)。ART基于以特定角度向上传播的线位错。在ART中，沟槽被制作有足够高的纵横比，以使缺陷终止于沟槽的侧壁上，并且终止处上方的任何层无缺陷。
实施例不同于上述常规方法并且涉及在衬底上形成EPI膜，其中EPI膜具有与衬底不同的晶格常数。EPI膜和衬底可以包括不同材料以共同形成具有例如Si和/或SiGe衬底以及III-V或IV膜的异质外延器件。EPI膜可以是多个EPI层或膜的其中之一并且膜可以或可以不包括彼此不同的材料并且可以或可以不彼此直接接触。此外，就掺杂浓度和/或掺杂极性而言，多个EPI层可以被彼此不同地掺杂。一个实施例包括产生水平取向的异质外延结构。另一个实施例包括垂直取向的异质外延结构。异质外延结构可以包括例如双极结型晶体管、异质结双极晶体管、闸流管和隧穿场效应晶体管。本文还描述了其它实施例。
如上文所提及的，一个实施例包括水平取向的异质外延结构。图1(a)-(e)和6是关于水平取向的异质外延结构100论述的。在方框605中，形成鳍状物105(图1(a))。鳍状物105可以直接或间接耦合至衬底101。鳍状物105可以与浅沟槽隔离(STI)部分110、111(直接或间接)相邻。
在方框610中，EPI包覆层106形成在鳍状物105上(图1(b))。在一个实施例中，EPI层106具有与衬底101和/或鳍状物105失配的晶格常数。在其它实施例中，不存在这种失配或失配被减小。在一个实施例中，层106是与衬底101(例如，包括Si(例如Si或SiGe)的衬底)不同的材料(例如，III-V或IV)，但其它实施例不限于此。在图1(b)的示例中，层106是N掺杂的。
如本文所使用的，包覆层是大体上覆盖结构的一部分的层。例如，层106大体上覆盖鳍状物105的侧壁和顶部(但不覆盖鳍状物105的底部和可能的其它侧壁)。这区分该层与诸如STI 110之类的层，STI 110更普遍地形成在衬底101上并且与鳍状物105相邻。不要求存在利用包覆层来包覆结构(例如，鳍状物)的一种特定方法。
方框615并不包括在所有实施例中(见指示方框的可选性质的虚线)。方框615包括在层106之上形成本征半导体包覆层107(图1(c))。其它实施例跳过方框615并且进行到方框620(图1(d))，其中另一个EPI层(层108)形成在外包覆层之上(例如，层108在省略方框615的情况下直接接触层106或者在执行方框615的情况下直接接触层107)。在一个实施例中，EPI层108具有与衬底101和/或鳍状物105失配的晶格常数。在其它实施例中，不存在这种失配或者该失配被减小。层108可以具有与层106和/或107失配的晶格常数，但在其它实施例中，不存在这种失配或者该失配被减小。在一个实施例中，层106、107和108的至少其中之一与衬底101的晶格常数具有晶格失配。在一个实施例中，层108是与衬底101(例如，包括Si(例如Si或SiGe)的衬底)不同的材料(例如，III-V或IV)，但其它实施例不限于此。在图1(d)的示例中，层106是N掺杂的，并且层108是P掺杂的(尽管层107是本征的)，但在其它实施例中，可以执行任何不同的掺杂(例如，层106是P掺杂的并且层108是N掺杂的)。
在方框625中(图1(e))，去除EPI层106、107、108的部分以露出部分106和116(均为N掺杂)、107和117(均为本征)、以及108和118(均为P掺杂)。例如，增大STI 110、111并且往回抛光EPI层106、107、108的顶部。可以去除图1(e)的未被示出的前景和背景，以使得在一个实施例中，鳍状物105将层106和116充分并完全分离(例如，通过环绕鳍状物105，层106和116并不彼此接触)。在其它实施例中，层106未被去除至鳍状物105的点，所以在鳍状物105的顶上仍可能有层106的一部分。在其它实施例中，鳍状物105被暴露，并且在一些实施例中，鳍状物105被去除，留下打开的或填充有例如氧化物的沟槽。若鳍状物105受到应变并且开始形成缺陷，则缺陷可以形成将劣化器件性能的泄漏路径。因此，可以去除鳍状物105以减小泄漏电流。并且，无论硅的品质如何，留下鳍状物可能恶化静电场并且因此可以去除静电场成问题处的鳍状物。
在一个实施例中，在形成最内和最外包覆层之间，可以完成退火以改变任何已退火的包覆层和衬底的晶格常数(例如，使所有已退火的包覆层和衬底具有相同的晶格常数或减小这些层中的任何层之间的失配)。
在暴露包覆层以进入每个P、I和N层之后，接触部(例如，金属接触部)可以耦合到P、I和N区并呈现水平P-i-N或N-i-P异质结构的基本结构。若想要单个P-i-N区域，则例如可以保护区域108、107、106并且可以去除区域116、117、118。然而，在其它实施例(例如图1(e))中，提供两个单独的P-i-N器件(例如，使用层108、107、106的一个器件和使用层116、117、118的一个器件)。在其它实施例中，作为示例，图1(e)可以用于水平双极结型晶体管(P-N-P或N-P-N)、水平异质结双极晶体管(P-N-P或N-P-N)、闸流管等。例如，P-N-P器件可以由用于P部分的108、用于N部分的106和/或116、以及用于另一P部分的118形成。因此，水平异质外延器件包括平面131中的掺杂部分，平面131平行于衬底101的长轴130。部分107、117是可选的并且可以不被包括。在这种情况下，实施例可以具有直接接触层106的层108以及直接接触层118的层116。此外，取决于层106被去除的量，层106和116可以是单片(即，实施例包括彼此完全断开的层106、116，而其它实施例具有直接连接的层)。因此，在一个实施例中，包覆层确定异质EPI器件的p掺杂区、本征区和n掺杂区。
如上所述，一个实施例包括垂直取向的异质外延结构。图2(a)-(c)和7是关于垂直取向的异质外延结构200论述的。方框705包括鳍状物形成并且方框710包括在鳍状物上形成EPI包覆层。图2(a)与上述图1(b)的类似之处在于，形成鳍状物并且然后利用包覆层包覆鳍状物。然而，图2(a)示出没有添加后续的包覆层、并且鳍状物205被部分去除并被替换为STI(见方框715和方框720，其中方框720是可选的)的实施例。因此，图2(a)示出了与鳍状物205剩余部分相邻的EPI部分206、216(均来自覆盖鳍状物205的顶部的原始包覆层)，鳍状物205的剩余部分向衬底201(例如，Si、SiGe等)延伸并接触衬底201。如本文所使用的，EPI部分206、216可以被视为包括在形成于STI部分210、211、212中的沟槽中。
方框725包括在EPI层206上形成EPI层207以及在EPI层216上形成EPI层217(图2(b))。EPI层207、217的顶部现在是“新”EPI鳍状物(例如，EPI鳍状物包括层216、217)的高度并且可以继续被处理成例如晶体管。在实施例中，层216和217(以及层206和207)可以具有彼此不同的带隙。对于图2(b)的实施例，层216可以具有比层217高的带隙，以管理/减小子鳍状物泄漏电流。例如，层217可以包括InGaAs并且层216可以包括InAlAs。
另外，在可选的方框730中，去除EPI层206、216(和/或层207、217)的一部分以将层216、217与现在包括在氧化物213中的层206、217(图2(c))分开。在提供通往将被(完全或部分)去除的层的入口时，这可能发生在替换虚设栅极期间。作为结果，形成纳米线207、217。作为另一结果，可以形成纳米线206、216。此外，鳍状物205包括长轴232，其平行于EPI层填充的沟槽的长轴231、233并且正交于衬底201的长轴230。
在一个实施例中，EPI层207、217可以具有相等的晶格常数。晶格常数可能与衬底201和/或鳍状物205失配。在其它实施例中，不存在这种失配或者该失配被减小。在一个实施例中，EPI层207、217可以具有与EPI层206、216失配的晶格常数。在其它实施例中，不存在这种失配或者该失配被减小。在一个实施例中，EPI层207、217具有与EPI层206、216和层201失配的晶格常数。在一个实施例中，层207、217是与衬底201(例如，包括Si(例如Si或SiGe)的衬底)不同的材料(例如，III-V或IV)，但其它实施例不限于此。在一个实施例中，层207、217是与衬底EPI层206、216不同的材料(例如，III-V或IV族)(例如，层207、217和层206、216是不同的III-V或IV材料)。在一个实施例中，层207、217与层206、216被不同地掺杂(例如，浓度、极性)。
图3(a)-(b)描绘了垂直取向的异质外延结构300的实施例。图3(a)以与产生图2(b)的方式相似的方式形成。然而，图3(a)描绘了被去除至略低于EPI层306、316的顶部的水平的STI部分310、311。层307、317现在能够更大程度地接触层306、316的侧壁部分，并且可能因此覆盖层306、316的顶部和侧壁。
图3(b)以与图2(c)相似的方式形成。然而，图3(b)描绘了包括在层307、317中的凹陷330、331。凹陷330、331表示在EPI层306、316的部分被去除时留下的空隙。这些空隙(其可能填充有氧化物313)具有与被包覆材料层307、317覆盖的层306、316的侧壁部分对应的侧壁。空隙330、331还具有与利用包覆材料层307、317包覆的层306、316的顶部部分一致的顶部。
图4(a)-(b)描绘了垂直异质结构的另一个实施例。然而，此处垂直异质外延结构的元件形成在由包覆层部分空出的沟槽区域内部。图4(a)-(b)和8是关于形成垂直异质结构400来论述的。
方框805、810、815、820类似于方框705、710、715、720，并且为简要起见而不再论述。考虑到鳍状物405直接接触衬底401并且与STI部分410、411相邻，图4(a)与图2(a)是相似的。此外，鳍状物405包括长轴432，其平行于EPI层填充的沟槽的长轴431、433并且正交于衬底401的长轴430。然而，考虑到EPI层406、416的部分已经被去除以形成空隙420、421(方框825)，图4(b)与图2(a)不同。图4(b)描绘了EPI层407、417如何形成在EPI层406、416上；接着EPI层408、418如何形成在EPI层407、417上；接着EPI层409、419如何形成在EPI层408、418上；接着EPI层412、422如何形成在EPI层409、419上，等等(方框830)。
在晶种层406、416的顶部上生长EPI层407、408、409、412、417、418、419和422以创建例如多个纳米线。在这种实施例中，EPI层418可以是用作晶体管沟道的III-V或IV材料，而层417、419是要被去除、被替换为氧化物的牺牲层，并且由层418形成纳米线。在另一个实施例中，EPI层407、408、409、412、417、418、419、422(或这些层的一些子集)可以用于形成诸如垂直双极晶体管、垂直异质结双极晶体管或闸流管之类的垂直器件。例如，EPI层408、418、412、422可以是P掺杂的并且层406、416、407、417、409、419可以是P掺杂的。作为一个示例，这样做允许N-P-N器件由层417(N)-418(P)-419(N)形成。其它层可以被掺杂成其它变型，例如仅包括层416、417、418(并且不包括层419、422)以形成P-N-P器件。此外，这些层可以被掺杂为不相等的掺杂浓度，以使以上示例可以被掺杂为例如417(N+)-418(P+)-419(N++)，以使层417、419可以由相同材料形成，被掺杂为相同极性，但被掺杂为不同浓度。
在一个实施例中，EPI层407、408、409、412、417、418、419、422可以具有相等的晶格常数或不同的晶格常数。EPI层407、408、409、412、417、418、419、422中的一些或全部可以具有与衬底401和/或鳍状物405失配的晶格常数。在其它实施例中，不存在这种失配或者该失配被减小。
图5描绘了具有填充有各种EPI层的沟槽的隧穿场效应晶体管500的实施例，如图4(a)-(b)和8所详细论述的。因此，鳍状物505直接连接到衬底501并且与STI部分510、511相邻。EPI层506、507、508、509、516、517、518、519被包括在内(示出了实施例如何不受限于任何设定数量的EPI层)。层509、519可以是P掺杂的(或在其它实施例中是N掺杂的)，层508、518可以是口袋材料(pocket material)以增强隧穿，层507、517可以是本征沟道材料，并且层506、516可以是N掺杂的(或在其它实施例中的层509、519是N掺杂时可以是P掺杂的)以形成P-i-N结(或在其它实施例中为N-i-P结)。口袋是用于增强隧穿的薄的、重掺杂并且可能晶格失配的材料(例如，相对于衬底)，并且在一些实施例中被包括但在其它实施例中不被包括。
因此，各种实施例处理了具有不等于衬底晶格常数的一个或多个EPI层晶格常数的异质结构(例如，纳米线、双极结型晶体管、异质结双极晶体管、闸流管、隧穿晶体管等)。各种实施例通过在形成工艺中的某点处形成直接位于鳍状物(例如，Si或SiGe)上方的EPI材料或使用鳍状物作为模板来附接至鳍状物的EPI材料来形成这些异质结构。EPI层可以具有鳍状物曾经所处的非对称的部分(例如，图3(b)的空隙330、331)。在某些实施例中(例如，图1(e))，鳍状物可能在那里(或可能已经被去除)，并且各个EPI层(例如，层108、118)可能与鳍状物(或由空出的鳍状物留下并且可能填充有氧化物等的沟槽)的距离相等。
在一些实施例中，鳍状物到达衬底，但在其它实施例中并非如此。在一些实施例中，EPI层(例如，层418、422)可以包括不同的材料，例如层418具有InxAlyAs1-x-y并且层422具有InxAlzAs1-x-z，其中z不等于y。
在实施例中，一种装置包括：衬底，其包括在具有对应于衬底宽度的衬底长轴以及对应于衬底高度的衬底短轴的平面中；以及与第二和第三EPI包覆层相邻的第一EPI包覆层，第一、第二和第三EPI包覆层包括在包括通常平行于衬底长轴的平面长轴并且与第一、第二和第三EPI包覆层相交的平面中；其中，衬底包括衬底晶格常数并且第一、第二和第三包覆层的其中之一包括不等于衬底晶格常数的晶格常数。在实施例中，第一EPI包覆层包括相对的侧壁，侧壁的其中之一直接接触第二EPI包覆层，并且侧壁中的另一个直接接触第三EPI包覆层。在实施例中，第三EPI包覆层包括与第二EPI包覆材料相同的第三EPI包覆材料。在实施例中，第一EPI包覆层被掺杂为一种极性并且第二和第三EPI包覆层被掺杂为与第一EPI包覆层的极性相反的另一种极性。在实施例中，第一、第二和第三EPI包覆层包括在双极结型晶体管、异质结双极晶体管和闸流管的其中之一中。在实施例中，第二和第三EPI包覆层与以下的其中之一距离相等：(a)朝向衬底延伸的鳍状物；以及(b)朝向衬底延伸的沟槽。在利用绝缘体上硅(SOI)的实施例中，衬底可以被解释为在绝缘体上方包括薄的硅层。在实施例中，第一和第二EPI包覆层直接接触本征EPI包覆层的相对侧壁，并且第一和第三EPI包覆层直接接触另一本征EPI包覆层的相对侧壁。实施例包括第四EPI包覆层，其包括与第一EPI包覆材料相同的第四EPI包覆材料，其中，第四EPI包覆层包括在平面中、位于第一与第三EPI包覆层之间、并且具有与第一EPI包覆层相同的掺杂浓度和极性。在实施例中，第一和第四EPI包覆层与朝向衬底延伸的鳍状物和朝向衬底延伸的沟槽的其中之一的距离相等。在实施例中，第一EPI包覆层包括第一EPI包覆材料并且第二EPI包覆层包括不同于第一EPI包覆材料的第二EPI包覆材料。
在实施例中，一种装置包括：衬底，其包括在具有对应于衬底宽度的衬底长轴和对应于衬底高度的衬底短轴的平面中；包括在第一沟槽中的第一和第二EPI层，第一沟槽具有对应于第一沟槽高度的第一沟槽长轴，第一沟槽长轴通常平行于衬底短轴；以及具有对应于第二沟槽高度的第二沟槽长轴的第二沟槽，第二沟槽长轴通常平行于衬底短轴并且不与第一沟槽相交；其中，衬底包括衬底晶格常数并且第一和第二EPI层的其中之一包括不同于衬底晶格常数的晶格常数。在实施例中，第三EPI层包括在第一沟槽中；其中，第二EPI层直接接触第一EPI层的顶部和第三EPI层的底部。在实施例中，第二和第三EPI层包括不同的材料。在实施例中，第二EPI层被掺杂为一种极性并且第一和第三EPI包覆层被掺杂为与第二EPI包覆层的极性相反的另一种极性。在实施例中，第一和第三EPI层具有彼此不同的掺杂浓度。在实施例中，第一和第二EPI层包括在双极结型晶体管、异质结双极晶体管、闸流管和隧穿场效应晶体管的其中之一中。实施例包括第三和第四EPI层，第三和第四EPI层包括在第三沟槽中，第三沟槽具有对应于第三沟槽高度的第三沟槽长轴，第三沟槽长轴通常平行于衬底短轴并且不与第二沟槽相交；其中，第一、第二、第三和第四EPI层均包括在双极结型晶体管、异质结双极晶体管、闸流管和隧穿场效应晶体管的其中之一中；其中，第一和第三沟槽与第二沟槽的距离相等。
在实施例中，一种装置包括：衬底，其具有衬底晶格常数，包括在具有对应于衬底宽度的衬底长轴和对应于衬底高度的衬底短轴的平面中；第一沟槽，其包括对应于第一沟槽高度的第一沟槽长轴，第一沟槽长轴通常平行于衬底短轴；第二沟槽，其具有对应于第二沟槽高度的第二沟槽长轴，第二沟槽长轴通常平行于衬底短轴并且不与第一沟槽相交；包括在第一沟槽中的第一EPI层；第二EPI层，其包括第二EPI层底部和相对的侧壁部分，第二EPI层与第一沟槽长轴相交；其中，第一和第二EPI层的其中之一包括不同于衬底晶格常数的晶格常数。实施例包括：附加沟槽，其包括对应于附加沟槽高度的附加沟槽长轴，附加沟槽长轴通常平行于衬底短轴；包括在附加沟槽中的附加EPI层，其具有与第一EPI层的晶格常数相同的晶格常数；以及另一EPI层，其具有与第二EPI层的晶格常数相同的晶格常数，另一EPI层与附加沟槽长轴相交，其中，第一沟槽和附加沟槽与第二沟槽的距离相等。在实施例中，第一和第二EPI层具有不同的带隙。在实施例中，第二EPI层包括底部部分，底部部分包括凹陷。在实施例中，第二沟槽包括鳍状物。
尽管已经针对有限数量的实施例描述了本发明，但是本领域技术人员将领会到许多修改和变型。本发明旨在使所附权利要求涵盖落在本发明的真实精神和范围内的所有这种修改和变化。

Claims (16)

1.一种半导体装置，包括：
衬底，其包括在具有对应于衬底宽度的衬底长轴和对应于衬底高度的衬底短轴的平面中；以及
第一外延(EPI)包覆层，其与第二外延包覆层和第三外延包覆层相邻，所述第一外延包覆层、所述第二外延包覆层和所述第三外延包覆层包括在包括总体上平行于所述衬底长轴的平面长轴并且与所述第一外延包覆层、所述第二外延包覆层和所述第三外延包覆层相交的平面中；
其中，所述衬底包括衬底晶格常数，并且所述第一外延包覆层、所述第二外延包覆层和所述第三外延包覆层的其中之一包括不同于所述衬底晶格常数的晶格常数；
其中，所述第三外延包覆层包括与第二外延包覆材料相同的第三外延包覆材料；
其中，所述第一外延包覆层被掺杂为一种极性，并且所述第二外延包覆层和所述第三外延包覆层被掺杂为与所述第一外延包覆层的所述极性相反的另一种极性；并且
其中，所述第二外延包覆层和所述第三外延包覆层与以下的其中之一距离相等：(a)朝向所述衬底延伸的鳍状物；以及(b)朝向所述衬底延伸的沟槽。
2.根据权利要求1所述的半导体装置，其中，所述第一外延包覆层、所述第二外延包覆层和所述第三外延包覆层包括在双极结型晶体管和闸流管的其中之一中。
3.根据权利要求1所述的半导体装置，其中，所述第一外延包覆层和所述第二外延包覆层直接接触本征外延包覆层的相对的侧壁，并且所述第一外延包覆层和所述第三外延包覆层直接接触另一本征外延包覆层的相对的侧壁。
4.根据权利要求1所述的半导体装置，其中，所述第一外延包覆层包括第一外延包覆材料，并且所述第二外延包覆层包括不同于所述第一外延包覆材料的第二外延包覆材料。
5.根据权利要求1所述的半导体装置，其中，所述第二外延包覆层和所述第三外延包覆层彼此并非成一整体，并且所述第一外延包覆层与所述第二外延包覆层和所述第三外延包覆层中的任一层并非成一整体。
6.根据权利要求1所述的半导体装置，其中，所述第一外延包覆层位于所述第二外延包覆层与所述第三外延包覆层之间。
7.根据权利要求1所述的半导体装置，其中，所述第一外延包覆层、所述第二外延包覆层和所述第三外延包覆层包括在异质结双极晶体管中。
8.一种半导体装置，包括：
衬底，其包括在具有对应于衬底宽度的衬底长轴和对应于衬底高度的衬底短轴的平面中；以及
第一外延(EPI)包覆层，其邻近第二外延包覆层和第三外延包覆层，所述第一外延包覆层、所述第二外延包覆层和所述第三外延包覆层包括在包括总体上平行于所述衬底长轴的平面长轴并且与所述第一外延包覆层、所述第二外延包覆层和所述第三外延包覆层相交的平面中；
其中，所述衬底包括衬底晶格常数，并且所述第一外延包覆层、所述第二外延包覆层和所述第三外延包覆层的其中之一包括与所述衬底晶格常数不相等的晶格常数；
其中，所述第二外延包覆层和所述第三外延包覆层与以下的其中之一距离相等：(a)朝向所述衬底延伸的鳍状物；以及(b)朝向所述衬底延伸的沟槽。
9.根据权利要求8所述的半导体装置，其中，所述第三外延包覆层包括与第二外延包覆材料相同的第三外延包覆材料。
10.根据权利要求8所述的半导体装置，其中，所述第一外延包覆层被掺杂为一种极性，并且所述第二外延包覆层和所述第三外延包覆层被掺杂为与所述第一外延包覆层的所述极性相反的另一种极性。
11.根据权利要求10所述的半导体装置，其中，所述第一外延包覆层、所述第二外延包覆层和所述第三外延包覆层包括在双极结型晶体管和闸流管的其中之一中。
12.根据权利要求10所述的半导体装置，其中，所述第一外延包覆层和所述第二外延包覆层直接接触本征外延包覆层的相对的侧壁，并且所述第一外延包覆层和所述第三外延包覆层直接接触另一本征外延包覆层的相对的侧壁。
13.根据权利要求8所述的半导体装置，其中，所述第一外延包覆层包括第一外延包覆材料，并且所述第二外延包覆层包括不同于所述第一外延包覆材料的第二外延包覆材料。
14.根据权利要求8所述的半导体装置，其中，所述第二外延包覆层和所述第三外延包覆层彼此并非成一整体，并且所述第一外延包覆层与所述第二外延包覆层和所述第三外延包覆层中的任一层并非成一整体。
15.根据权利要求8所述的半导体装置，其中，所述第一外延包覆层位于所述第二外延包覆层与所述第三外延包覆层之间。
16.根据权利要求10所述的半导体装置，其中，所述第一外延包覆层、所述第二外延包覆层和所述第三外延包覆层包括在异质结双极晶体管中。
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