CN104820574B - 一种访问间接寻址寄存器的方法及电子设备 - Google Patents

Abstract

本发明提供了一种访问间接寻址寄存器的方法及电子设备，所述方法应用于接口电路中，所述接口电路连接中央处理器CPU和多个存储单元，每个存储单元包含多个间接寻址寄存器，所述方法包括：所述接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元；所述接口电路根据第二直接寻址寄存器中存储的间接偏移地址，依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器，所述间接偏移地址为所述间接寻址寄存器在所属的存储单元中的地址。

Description

一种访问间接寻址寄存器的方法及电子设备

技术领域

本发明涉及通信技术领域，尤其涉及一种访问间接寻址寄存器的方法及电子设备。

背景技术

目前，CPU(中文：中央处理器；英文：Central Processing Unit)访问寄存器的方式有两种：直接寻址和间接寻址。下面主要对间接寻址做简要说明。

以CPU向一个间接寻址寄存器写入数据为例，具体过程为：首先，CPU通过接口电路启动对间接寻址寄存器的写操作。接着，接口电路对间接寻址地址进行译码，根据译码结果选择出CPU请求访问的间接寻址寄存器。

其中，CPU通过接口电路启动对间接寻址寄存器的写操作具体包括以下步骤：第一步：CPU访问接口电路中的一个直接寻址寄存器，配置间接访问的类型，例如：读操作或者写操作。第二步：CPU访问接口电路中的另一直接寻址寄存器，配置间接访问地址。第三步：CPU访问接口电路中的又一直接寻址寄存器，配置写入的数据。第四步：CPU访问接口电路中的另一直接寻址寄存器，启动间接访问写操作。可见，CPU通过接口电路启动对间接寻址寄存器的写操作，需要访问接口电路中的4个直接寻址寄存器，需要花费4个访问周期。

随着CPU需要处理的数据量越来越大，CPU对单位时间内能够访问到的间接寻址寄存器的个数提出了更高的要求。现有的间接寻址方案中，CPU通过接口电路启动对间接寻址寄存器的写操作或者读操作，需要花费多个访问周期，导致CPU访问间接寻址寄存器的效率低。此外，由于在CPU通过接口电路启动一次对间接寻址寄存器的写操作或者读操作的过程中，CPU仅在直接寻址寄存器中配置了一个间接寻址地址，所以接口电路仅能获得一个间接寻址地址，对一个间接寻址地址译码后选中一个存储单元，并从选中的一个存储单元中选择出一个间接寻址寄存器，导致CPU花费多个访问周期只能访问到一个间接寻址寄存器，进一步降低了CPU访问间接寻址寄存器的效率。

综上，现有技术中间接寻址存在的技术问题是访问间接寻址寄存器的效率低。

发明内容

本发明实施例提供一种访问间接寻址寄存器的方法及电子设备，用以提高访问间接寻址寄存器的效率。

本发明实施例第一方面提供了一种访问间接寻址寄存器的方法，应用于接口电路中，所述接口电路连接中央处理器CPU和多个存储单元，每个存储单元包含多个间接寻址寄存器，所述方法包括：

所述接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元；

所述接口电路根据第二直接寻址寄存器中存储的间接偏移地址，依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器，所述间接偏移地址为所述间接寻址寄存器在所属的存储单元中的地址。

结合第一方面，在第一方面的第一种可能的实现方式中，在所述接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元之前，所述方法还包括：

所述接口电路确定表示所述间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系；

所述接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元，具体为：

所述接口电路根据所述对应关系和所述第一直接寻址寄存器中存储的表示所述间接访问选择信号的比特序列，选中所述至少两个存储单元。

结合第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述接口电路确定表示所述间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系，包括：

所述接口电路确定用于表示所述间接访问选择信号的比特序列中各个比特的取值；

所述各个比特中的每一个比特与一个存储单元对应，所述比特的取值为第一值时表示所述比特对应的存储单元被选中，所述比特的取值为第二值时表示所述比特对应的存储单元未被选中。

结合第一方面的第一种可能的实现方式，在第一方面的第三种可能的实现方式中，当所述CPU请求并行对至少两个间接寻址寄存器进行读操作时，在所述依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器之后，所述方法还包括：

所述接口电路将从所述至少两个间接寻址寄存器中读出的数据发送到至少两个第三直接寻址寄存器，所述至少两个第三直接寻址寄存器与所述至少两个间接寻址寄存器一一对应。

结合第一方面的第一种可能的实现方式，在第一方面的第四种可能的实现方式中，当所述CPU请求并行对至少两个间接寻址寄存器写入同一数据时，在所述依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器之后，所述方法还包括：

所述接口电路从第四直接寻址寄存器中获得所述同一数据；

所述接口电路将所述同一数据写入所述至少两个间接寻址寄存器。

结合第一方面的第一种可能的实现方式，在第一方面的第五种可能的实现方式中，当所述CPU请求并行对至少两个间接寻址寄存器中的每个间接寻址寄存器分别写入对应数据时，在所述依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器之后，所述方法还包括：

所述接口电路依次从至少两个第四直接寻址寄存器中获得与所述至少两个间接寻址寄存器中每个间接寻址寄存器对应的数据；

所述接口电路将获得的数据写入对应的间接寻址寄存器。

结合第一方面、第一方面的第一种可能的实现方式至第一方面的第五种可能的实现方式，在第一方面的第六种可能的实现方式中，当所述CPU请求并行访问的至少两个间接寻址寄存器的间接偏移地址不同时，所述第二直接寻址寄存器中存储的至少两个间接偏移地址与所述至少两个间接寻址寄存器一一对应。

本发明实施例第二方面提供了一种访问间接寻址寄存器的电子设备，包括：

中央处理器CPU，用于在请求并行访问至少两个间接寻址寄存器时，生成间接访问选择信号和间接偏移地址，并分别存储至第一直接寻址寄存器和第二直接寻址寄存器；

至少两个存储单元，每个存储单元包含至少两个间接寻址寄存器；

接口电路，包含所述第一直接寻址寄存器、所述第二直接寻址寄存器，所述接口电路用于根据所述第一直接寻址寄存器中存储的所述间接访问选择信号，选中至少两个存储单元；根据所述第二直接寻址寄存器中存储的所述间接偏移地址，依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器，所述间接偏移地址为所述间接寻址寄存器在所属的存储单元中的地址。

结合第二方面，在第二方面的第一种可能的实现方式中，所述接口电路还用于：

确定表示所述间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系；

所述选中单元用于：根据所述对应关系和所述第一直接寻址寄存器中存储的表示所述间接访问选择信号的比特序列，选中所述至少两个存储单元。

结合第二方面的第一种可能的实现方式，在第二方面的第二种可能的实现方式中，所述接口电路用于：

确定用于表示所述间接访问选择信号的比特序列中各个比特的取值；

所述各个比特中的每一个比特与一个存储单元对应，所述比特的取值为第一值时表示所述比特对应的存储单元被选中，所述比特的取值为第二值时表示所述比特对应的存储单元未被选中。

结合第二方面的第一种可能的实现方式，在第二方面的第三种可能的实现方式中，当所述CPU请求并行对至少两个间接寻址寄存器进行读操作时，所述接口电路还包括至少两个第三直接寻址寄存器，所述接口电路还用于：

将从所述至少两个间接寻址寄存器中读出的数据发送到所述至少两个第三直接寻址寄存器，所述至少两个第三直接寻址寄存器与所述至少两个间接寻址寄存器一一对应。

结合第二方面的第一种可能的实现方式，在第二方面的第四种可能的实现方式中，当所述CPU请求并行对至少两个间接寻址寄存器写入同一数据时，所述接口电路还包括第四直接寻址寄存器，所述接口电路还用于：

从所述第四直接寻址寄存器中获得所述同一数据；

将所述同一数据写入所述至少两个间接寻址寄存器。

结合第二方面的第一种可能的实现方式，在第二方面的第五种可能的实现方式中，当所述CPU请求并行对至少两个寄存器中的每个寄存器分别写入不同数据时，所述第四直接寻址寄存器的个数为至少两个，接口电路还用于：

依次从所述至少两个第四直接寻址寄存器中获得与所述至少两个间接寻址寄存器中每个间接寻址寄存器对应的数据；

将获得的数据写入对应的间接寻址寄存器。

结合第二方面、第二方面的第一种可能的实现方式至第二方面的第五种可能的实现方式，在第二方面的第六种可能的实现方式中，当所述CPU请求并行访问的至少两个间接寻址寄存器的间接偏移地址不同时，所述第二直接寻址寄存器中存储的至少两个间接偏移地址与所述至少两个间接寻址寄存器一一对应。

本发明实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

本发明实施例提供了一种访问间接寻址寄存器的方法，应用于接口电路中，接口电路连接中央处理器CPU和多个存储单元，每个存储单元包含多个间接寻址寄存器。首先，接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元；然后，接口电路根据第二直接寻址寄存器中存储的间接偏移地址，依次从每个选中的存储单元中选择具有该间接偏移地址的寄存器，作为CPU请求并行访问的间接寻址寄存器，其中，间接偏移地址为间接寻址寄存器在所属的存储单元中的地址。

因此，在本发明实施例中，接口电路至少包括第一直接寻址寄存器和第二直接寻址寄存器，接口电路可以根据间接访问选择信号，选中至少两个存储单元，然后根据间接偏移地址，从选中的存储单元中选出具有该间接偏移地址的寄存器，作为CPU请求并行访问的间接寻址寄存器。由于在CPU通过接口电路启动一次对间接寻址寄存器的写操作或者读操作的过程中，CPU利用第一直接寻址寄存器和第二直接寻址寄存器配置了至少两个间接寻址地址，所以接口电路对至少两个间接寻址地址译码后能同时选中至少两个存储单元，并依次从选中的至少两个存储单元中选择出一个间接寻址寄存器。因此，CPU花费与现有技术中的间接寻址相同数目的访问周期，可以并行访问至少两个间接寻址寄存器，相比于现有技术提高了访问间接寻址寄存器的效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为适用于现有技术中间接寻址的一种可能的硬件系统示意图；

图2为本发明实施例中包含一个第一直接寻址寄存器和多个第二直接寻址寄存器的接口电路的示意图；

图3为本发明实施例中包含一个第一直接寻址寄存器和一个第二直接寻址寄存器的接口电路的示意图；

图4为本发明实施例中访问间接寻址寄存器的方法的流程图；

图5为本发明实施例中表示间接访问选择信号的比特序列与各个存储单元间的比特映射关系示意图；

图6为适用于本发明实施例中CPU请求并行对至少两个间接寻址寄存器进行读操作的硬件结构示意图；

图7为适用于本发明实施例中CPU请求并行对至少两个间接寻址寄存器写入不同数据的硬件结构示意图；

图8为适用于本发明实施例中CPU请求并行对至少两个间接寻址寄存器写入相同数据的硬件结构示意图；

图9为本发明实施例中访问间接寻址寄存器的电子设备的第一种硬件结构图；

图10为本发明实施例中访问间接寻址寄存器的电子设备的第二种硬件结构图；

图11为本发明实施例中访问间接寻址寄存器的电子设备的第三种硬件结构图；

图12为本发明实施例中访问间接寻址寄存器的电子设备的第四种硬件结构图；

图13为本发明实施例中访问间接寻址寄存器的电子设备的第五种硬件结构图。

具体实施方式

本发明实施例提供一种访问间接寻址寄存器的方法及电子设备，用以提高访问间接寻址寄存器的效率。

本发明实施例提供了一种访问间接寻址寄存器的方法，应用于接口电路中，接口电路连接中央处理器CPU和多个存储单元，每个存储单元包含多个间接寻址寄存器。首先，接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元；然后，接口电路根据第二直接寻址寄存器中存储的间接偏移地址，依次从每个选中的存储单元中选择具有该间接偏移地址的寄存器，作为CPU请求并行访问的间接寻址寄存器，其中，间接偏移地址为间接寻址寄存器在所属的存储单元中的地址。

因此，在本发明实施例中，接口电路可以根据间接访问选择信号，选中至少两个存储单元，然后根据间接偏移地址，从选中的存储单元中选出具有该间接偏移地址的寄存器，作为CPU请求并行访问的间接寻址寄存器。由于在CPU通过接口电路启动一次对间接寻址寄存器的写操作或者读操作的过程中，CPU利用第一直接寻址寄存器和第二直接寻址寄存器配置了至少两个间接寻址地址，所以接口电路对至少两个间接寻址地址译码后能同时选中至少两个存储单元，并依次从选中的至少两个存储单元中选择出一个间接寻址寄存器。因此，CPU花费与现有技术中的间接寻址相同数目的访问周期，可以并行访问至少两个间接寻址寄存器，相比于现有技术提高了访问间接寻址寄存器的效率。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

请参考图1，图1为适用于现有技术中间接寻址的一种可能的硬件系统示意图。硬件系统包括：CPU、多个存储单元、以及与CPU和多个存储单元均连接的接口电路。每个存储单元包含多个间接寻址寄存器，为了区分存储单元包含的多个间接寻址寄存器，每个间接寻址寄存器用一个间接偏移地址来标识。接口电路包含多个直接寻址寄存器，每个直接寻址寄存器占用一个直接寻址地址。多个间接寻址寄存器共用接口电路中的多个直接寻址寄存器。

接口电路包含的多个直接寻址寄存器中有一个直接寻址寄存器是用于存储间接寻址地址的。当CPU访问一个间接寻址寄存器时，CPU会启动一次对间接寻址寄存器的写操作或读操作，在直接寻址寄存器中配置相应的间接寻址地址，并且将间接寻址地址写入接口电路中的一个直接寻址寄存器，接口电路对直接寻址寄存器中的一个间接寻址地址进行译码，根据译码结果选中一个存储单元，并从选中的存储单元中选择出一个间接寻址寄存器，作为CPU请求访问的间接寻址寄存器。

由于在CPU通过接口电路启动一次对间接寻址寄存器的写操作或者读操作的过程中，CPU仅在直接寻址寄存器中配置了一个间接寻址地址，所以接口电路仅能获得一个间接寻址地址，对一个间接寻址地址译码后选择出一个间接寻址寄存器作为CPU请求访问的间接寻址寄存器。

为此，本发明实施例首先对现有技术中的接口电路进行了改进。在接口电路中设计了第一直接寻址寄存器和第二直接寻址寄存器。请参考图2和图3，图2为本发明实施例中包含一个第一直接寻址寄存器和多个第二直接寻址寄存器的接口电路的示意图，图2中每个第二直接寻址寄存器与一个存储单元连接。图3为本发明实施例中包含一个第一直接寻址寄存器和一个第二直接寻址寄存器的接口电路的示意图，图3中第二直接寻址寄存器与所有存储单元均连接。

本发明实施例还对现有技术中的访问间接寻址寄存器的方法进行了改进。本发明实施例提供的访问间接寻址寄存器的方法适用于图2或图3所示的接口电路，本发明实施例将间接寻址地址分为两部分：用于选中存储单元的部分，以及用于选择存储单元内的间接寻址寄存器的部分。

CPU根据多个间接寻址地址的用于选中存储单元的部分生成间接访问选择信号，并将间接选择信号存入接口电路的第一直接寻址寄存器，CPU根据多个间接寻址地址的用于选择存储单元内的间接寻址寄存器的部分，生成多个间接偏移地址，然后将多个间接偏移地址存入与存储单元连接的第二直接寻址寄存器。本发明实施例中的间接偏移地址为：间接寻址寄存器在所属的存储单元中的偏移地址，根据间接偏移地址接口电路能够从选中的存储单元中选择出间接寻址寄存器。假设存储单元1包含间接寻址寄存器10，则可以确定间接寻址寄存器10的间接偏移地址为0。假设存储单元n包含间接寻址寄存器nk，则可以间接寻址寄存器nk的间接偏移地址为k，同理，假设存储单元2包含间接寻址寄存器20，则可以确定间接寻址寄存器20的间接偏移地址为0。

接口电路利用第一直接寻址寄存器存储间接访问选择信号，利用第二直接寻址寄存器存储间接偏移地址，接口电路根据间接访问选择信号选中至少两个存储单元，根据间接偏移地址从选中的存储单元中选择间接寻址寄存器，因此，CPU可以实现并行访问至少两个间接寻址寄存器。

请参考图4，图4为本发明实施例提供的访问间接寻址寄存器的方法的流程图。该方法包括以下步骤：

步骤20：CPU生成间接访问选择信号和间接偏移地址，并分别存储至接口电路中的第一直接寻址寄存器和第二直接寻址寄存器；

步骤21：所述接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元；

步骤22：所述接口电路根据第二直接寻址寄存器中存储的间接偏移地址，依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器，所述间接偏移地址为所述间接寻址寄存器在所属的存储单元中的地址。

举例来讲，假设CPU请求并行访问的两个间接寻址寄存器分别为：间接寻址寄存器11和间接寻址寄存器21，则CPU会生成表示间接访问选择信号的比特序列为：00010，并确定出间接寻址寄存器11的间接偏移地址为1，间接寻址寄存器21的间接偏移地址为1，CPU将间接偏移地址是1写入第二直接寻址寄存器。

接口电路从第一直接寻址寄存器中获得间接访问选择信号，由于表示间接访问选择信号的比特序列为：00010，表示有2个存储单元被选中，且被选中的存储单元为：存储单元1和存储单元2，所以接口电路根据间接访问选择信号选中存储单元1和存储单元2。接着，接口电路从第二直接寻址寄存器中获得间接偏移地址为1，则从存储单元1中选择间接偏移地址是1的间接寻址寄存器11，从存储单元2中选择间接偏移地址是1的间接寻址寄存器21，然后将间接寻址寄存器11和间接寻址寄存器21作为CPU请求并行访问的间接寻址寄存器。

本发明另一实施例中，在执行步骤20之后且执行步骤21之前，还可以执行以下步骤：

所述接口电路确定表示所述间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系。

一种可能的对应关系为：表示所述间接访问选择信号的N种比特序列和每个存储单元是否被选中是比特映射的。接口电路可以利用比特映射来确定表示所述间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系，具体为：

所述接口电路确定用于表示所述间接访问选择信号的比特序列中各个比特的取值，其中，所述各个比特中的每一个比特与一个存储单元对应，所述比特的取值为第一值时表示所述比特对应的存储单元被选中，所述比特的取值为第二值时表示所述比特对应的存储单元未被选中。

具体来讲，间接访问选择信号用比特序列表示，比特序列中包含多个比特，每个比特与一个存储单元对应，比特为0时表示该比特对应的存储单元被选中，比特为1时表示该比特对应的存储单元未被选中，或者比特为1时表示该比特对应的存储单元被选中，比特为0时表示该比特对应的存储单元未被选中。

接口电路可以确定表示间接访问选择信号的比特序列所包含的各个比特的取值，然后根据各个比特的取值确定与接口电路连接的各个存储单元是否被选中。

举例来讲，请参考图5，图5为本发明实施例中表示间接访问选择信号的比特序列与各个存储单元间的比特映射关系示意图。图4中，间接访问选择信号用5个比特表示，第1个比特至第5个比特分别对应存储单元1至存储单元5，假设比特为0时表示该比特对应的存储单元被选中，比特为1时表示该比特对应的存储单元未被选中。接口电路确定表示间接访问选择信号的比特序列为：11000，由于与存储单元1、存储单元2及存储单元3对应的比特均为0，所以接口电路可以确定存储单元1、存储单元2及存储单元3被选中。

另一种可能的对应关系如表1所示，表1为表示间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系。

本发明实施例中表示间接访问选择信号有的比特序列有N种，每种比特序列表示多个存储单元中的哪几个存储单元被选中。根据表示间接访问选择信号的比特序列，接口电路能够从多个存储单元中选中至少两个存储单元。例如：表示间接访问选择信号的比特序列为：00010，表示有2个存储单元被选中，且被选中的存储单元为：存储单元1和存储单元2；表示间接访问选择信号的比特序列为：00011，表示有3个存储单元被选中，且被选中的存储单元为：存储单元1、存储单元2和存储单元3。假设第一直接寻址寄存器中存储的表示间接访问选择信号的比特序列为表1中的第1种比特序列：00010，则可以确定被选中的存储单元为：存储单元1和存储单元2。

表1 表示间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系

在执行完上述步骤后，执行步骤21，步骤21具体为：

所述接口电路根据所述对应关系和所述第一直接寻址寄存器中存储的表示所述间接访问选择信号的比特序列，选中所述至少两个存储单元。

具体来讲，由于对应关系表征了表示间接访问选择信号的N种比特序列分别对应哪些存储单元被选中，不同的比特序列代表不同的存储单元被选中，而第一直接寻址寄存器中存储的表示间接访问选择信号的比特序列为N种比特序列中的一种，所以接口电路根据对应关系和第一直接寻址寄存器中存储的表示间接访问选择信号的比特序列，可确定被选中的存储单元是哪几个。

举例来讲，请参考表1，表1为表示间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系。假设第一直接寻址寄存器中存储的表示间接访问选择信号的比特序列为表1中的第1种比特序列：00010，则可以确定被选中的存储单元为：存储单元1和存储单元2。

步骤22的具体实现方式与前一实施例类似，在此就不再赘述。

以下分别举几个具体的实例介绍前述从选中的至少两个存储单元中选择出CPU请求并行访问的间接寻址寄存器的方法的部分细节。

第一例，在本发明实施例中，CPU请求并行访问的至少两个间接寻址寄存器的间接偏移地址不同。本例适用于图2所示的接口电路。如图2所示，与接口电路相连的存储单元有n个：存储单元1至存储单元n。每个存储单元与一个第二直接寻址寄存器相连，例如：存储单元1与第二直接寻址寄存器1相连，存储单元n与第二直接寻址寄存器n相连。

CPU首先确定需要选中的存储单元，然后生成间接访问选择信号，然后将间接偏移地址存储到与存储单元连接的第二直接寻址寄存器中。由于图2中每个存储单元与一个第二直接寻址寄存器相连，所以CPU能够确定与需要选中的存储单元连接的第二直接寻址寄存器。

假设CPU请求并行访问的两个间接寻址寄存器分别为：间接寻址寄存器11和间接寻址寄存器nk，则CPU会确定需要选中的存储单元是存储单元1和存储单元n，然后生成用于选中存储单元1和存储单元n的间接访问选择信号，并将生成的间接访问选择信号存入第一直接寻址寄存器中。由于存储单元1与第二直接寻址寄存器1相连，且间接寻址寄存器11的间接偏移地址为1，所以CPU将间接偏移地址1写入第二直接寻址寄存器1，同理，由于间接寻址寄存器nk的间接偏移地址为k，所以CPU将间接偏移地址k写入第二直接寻址寄存器n。

接着，接口电路根据第一直接寻址寄存器中的间接访问选择信号选中存储单元1和存储单元n，再从第二直接寻址寄存器1中获得间接偏移地址是1，所以从存储单元1中选择间接偏移地址是1的间接寻址寄存器11，并从第二直接寻址寄存器n中获得间接偏移地址是k，所以从存储单元n中选择间接偏移地址是k的间接寻址寄存器nk，然后将间接寻址寄存器11和间接寻址寄存器nk作为CPU请求并行访问的间接寻址寄存器。

第二例，在本发明实施例中，CPU请求并行访问的至少两个间接寻址寄存器的间接偏移地址相同。本例适用于图3所示的接口电路。如图3所示，与接口电路相连的存储单元有n个：存储单元1至存储单元n。存储单元1至存储单元n均与第二直接寻址寄存器相连。

CPU首先确定需要选中的存储单元，然后生成间接访问选择信号，由于图3中所有存储单元均与一个第二直接寻址寄存器相连，所以CPU直接将相同的间接偏移地址存入第二直接寻址寄存器中。

假设CPU请求并行访问的两个间接寻址寄存器分别为：间接寻址寄存器11和间接寻址寄存器n1，则CPU会确定需要选中的存储单元是存储单元1和存储单元n，然后生成用于选中存储单元1和存储单元n的间接访问选择信号，并将生成的间接访问选择信号存入第一直接寻址寄存器中。由于间接寻址寄存器11的间接偏移地址为1，间接寻址寄存器n1的间接偏移地址为1，间接偏移地址相同，所以CPU将间接偏移地址1写入第二直接寻址寄存器。

接着，接口电路根据第一直接寻址寄存器中的间接访问选择信号选中存储单元1和存储单元n，再从第二直接寻址寄存器1中获得间接偏移地址是1，所以从存储单元1中选择间接偏移地址是1的间接寻址寄存器11，并从存储单元n中选择间接偏移地址是1的间接寻址寄存器n1，然后将间接寻址寄存器11和间接寻址寄存器n1作为CPU请求并行访问的间接寻址寄存器。

对于CPU请求并行对至少两个间接寻址寄存器进行读操作的情况，本发明实施例中的接口电路除包含第一直接寻址寄存器以及第二直接寻址寄存器，还包含至少两个第三直接寻址寄存器，第三直接寻址寄存器用于存储从CPU请求并行访问的至少两个间接寻址寄存器中读出的数据。

当所述CPU请求并行对至少两个间接寻址寄存器进行读操作时，在执行完步骤22之后，所述方法还包括：

所述接口电路将从所述至少两个间接寻址寄存器中读出的数据发送到至少两个第三直接寻址寄存器，所述至少两个第三直接寻址寄存器与所述至少两个间接寻址寄存器一一对应。

请参考图6，图6为适用于本发明实施例中CPU请求并行对至少两个间接寻址寄存器进行读操作的硬件结构示意图。如图6所示，每个第三直接寻址寄存器连接一个存储单元，一个存储单元中只有一个间接寻址寄存器被CPU选中进行读操作。

具体来讲，当CPU请求并行对至少两个间接寻址寄存器进行读操作时，在接口电路确定出CPU请求并行访问的至少两个间接寻址寄存器后，对读操作进行响应，分别从确定出的间接寻址寄存器中读出数据，然后发送到对应的第三直接寻址寄存器中。

举例来讲，CPU请求并行访问间接寻址寄存器11和间接寻址寄存器nk，接口电路根据第一直接寻址寄存器中的间接访问选择信号以及第二直接寻址寄存器中的偏移地址，确定间接寻址寄存器11和间接寻址寄存器nk为CPU请求并行访问的间接寻址寄存器，然后对读操作进行响应，从间接寻址寄存器11中读出数据，将读出的数据发送到与间接寻址寄存器11对应的第三直接寻址寄存器1中，从间接寻址寄存器nk中读出数据，将读出的数据发送到与间接寻址寄存器21对应的第三直接寻址寄存器n中。

对于CPU请求并行对至少两个间接寻址寄存器进行读操作的情况，本发明实施例中的接口电路除包含第一直接寻址寄存器以及第二直接寻址寄存器，还包含第四直接寻址寄存器，第四直接寻址寄存器用于存储向至少两个间接寻址寄存器中写入的数据。

以下分别举几个具体的实例介绍CPU向至少两个间接寻址寄存器写入数据的部分细节。

第一例，在本发明实施例中，CPU向至少两个间接寻址寄存器写入的数据不同。本例适用于图7所示的接口电路。如图7所示，与接口电路相连的存储单元有n个：存储单元1至存储单元n。每个存储单元与一个第四直接寻址寄存器相连，例如：存储单元1与第四直接寻址寄存器1相连，存储单元n与第四直接寻址寄存器n相连。

当所述CPU请求并行对至少两个间接寻址寄存器中的每个间接寻址寄存器分别写入不同数据时，在执行完步骤22之后，所述方法还包括：

所述接口电路依次从至少两个第四直接寻址寄存器中获得与所述至少两个间接寻址寄存器中每个间接寻址寄存器对应的数据；

所述接口电路将获得的数据写入对应的间接寻址寄存器。

具体来讲，由于每个第四直接寻址寄存器与一个存储单元连接，而一个存储单元中只有一个间接寻址寄存器被CPU选中进行写操作，所以在接口电路确定出CPU请求并行访问的至少两个间接寻址寄存器后，可以确定每个被选中进行写操作的间接寻址寄存器所属的存储单元，然后对写操作进行响应，从与每个间接寻址寄存器所属的存储单元连接的第四直接寻址寄存器中获得数据，然后向对应的被访问的间接寻址寄存器中写入数据。

举例来讲，CPU请求并行访问间接寻址寄存器11和间接寻址寄存器nk，假设CPU向间接寻址寄存器11写入数据A：0000111100000000，向间接寻址寄存器nk写入数据B：0000111100001111，则CPU首先将数据A：0000111100000000存储在第四直接寻址寄存器1中，并将数据B：0000111100001111存储在第四直接寻址寄存器n中，接着接口电路根据第一直接寻址寄存器中的间接访问选择信号以及第二直接寻址寄存器中的偏移地址，确定间接寻址寄存器11和间接寻址寄存器nk为CPU请求并行访问的间接寻址寄存器，然后对写操作进行响应，由于间接寻址寄存器11属于存储单元1且存储单元1与第四直接寻址寄存器1连接，所以接口电路从第四直接寻址寄存器1中获取数据A：0000111100000000，将0000111100000000写入间接寻址寄存器11，并且间接寻址寄存器nk属于存储单元n且与第四直接寻址寄存器n连接，所以接口电路从第四直接寻址寄存器n中获取数据B：0000111100001111，将0000111100001111写入间接寻址寄存器nk。

第二例，在本发明实施例中，CPU向至少两个间接寻址寄存器写入的数据相同。本例适用于图8所示的接口电路。如图8所示，与接口电路相连的存储单元有n个：存储单元1至存储单元n。存储单元1至存储单元n均与第四直接寻址寄存器相连。

当所述CPU请求并行对至少两个间接寻址寄存器写入同一数据时，在执行完步骤22之后，所述方法还包括：

所述接口电路从第四直接寻址寄存器中获得所述同一数据；

所述接口电路将所述同一数据写入所述至少两个间接寻址寄存器。

具体来讲，一个第四直接寻址寄存器与所有存储单元连接，而一个存储单元中只有一个间接寻址寄存器被CPU选中进行写操作且写入相同的数据，所以在接口电路确定出CPU请求并行访问的至少两个间接寻址寄存器后，可以直接对写操作进行响应，从与所有存储单元连接的第四直接寻址寄存器中获得相同的数据，然后向对应的被访问的间接寻址寄存器中写入相同的数据。

举例来讲，CPU请求并行访问间接寻址寄存器11和间接寻址寄存器nk，假设CPU向间接寻址寄存器11写入数据A：0000111100000000，向间接寻址寄存器nk写入数据A，则CPU首先将数据A：0000111100000000存储在第四直接寻址寄存器中，接着接口电路根据第一直接寻址寄存器中的间接访问选择信号以及第二直接寻址寄存器中的偏移地址，确定间接寻址寄存器11和间接寻址寄存器nk为CPU请求并行访问的间接寻址寄存器，然后对写操作进行响应，从第四直接寻址寄存器中获取数据A：0000111100000000，将0000111100000000写入间接寻址寄存器11和间接寻址寄存器nk。

基于同一发明构思，本发明实施例中提供一种访问间接寻址寄存器的电子设备，请参考图9或图10，图9或图10为本发明实施例中访问间接寻址寄存器的电子设备的硬件结构图。图9或图10所示的访问间接寻址寄存器的电子设备涉及到的术语的含义以及具体实现，可以参考前述图1至图8以及实施例的相关描述。

如图9或图10所示，访问间接寻址寄存器的电子设备包括：CPU 11、存储单元1至存储单元n、与CPU和存储单元1至存储单元n均连接的接口电路12。如图9或图10所示，存储单元1包含m个间接寻址寄存器，分别为：间接寻址寄存器11至间接寻址寄存器1m。存储单元n包含k个间接寻址寄存器，分别为：间接寻址寄存器n1至间接寻址寄存器nk。其中，m与k可以相同也可以不同。

接口电路12包含第一直接寻址寄存器、第二直接寻址寄存器。第一直接寻址寄存器中用于存储间接访问选择信号，第二直接寻址寄存器用于存储间接偏移地址。

当CPU 11请求并行访问至少两个间接寻址寄存器时，生成间接访问选择信号和间接偏移地址，并并分别存储至第一直接寻址寄存器和第二直接寻址寄存器。

可选的，当所述CPU请求并行访问的至少两个间接寻址寄存器的间接偏移地址不同时，所述第二直接寻址寄存器中存储的至少两个间接偏移地址与所述至少两个间接寻址寄存器一一对应。

图9所示的访问间接寻址寄存器的电子设备中，接口电路12包含多个第二直接寻址寄存器，每个第二直接寻址寄存器与一个存储单元连接，适用于CPU请求并行访问的间接寻址寄存器的间接偏移地址不同的情况。

图10所示的访问间接寻址寄存器的电子设备中，接口电路12包含一个第二直接寻址寄存器，一个第二直接寻址寄存器与所有存储单元连接，适用于CPU请求并行访问的间接寻址就存期的间接偏移地址相同的情况。

接口电路12用于根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元；根据第二直接寻址寄存器中存储的间接偏移地址，依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器，所述间接偏移地址为所述间接寻址寄存器在所属的存储单元中的地址。

可选的，所述接口电路12还用于：

确定所述间接访问选择信号的N种表示方式和每个存储单元是否被选中的对应关系；

根据所述对应关系和所述第一直接寻址寄存器中存储的所述间接访问选择信号的表示方式，选中所述至少两个存储单元。

可选的，所述接口电路12还用于：

确定用于表示所述间接访问选择信号的各个比特的取值；

所述各个比特中的每一个比特与一个存储单元对应，所述比特的取值为第一值时表示所述比特对应的存储单元被选中，所述比特的取值为第二值时表示所述比特对应的存储单元未被选中。

可选的，当所述CPU请求并行对至少两个间接寻址寄存器进行读操作时，所述接口电路12还用于：

将从所述至少两个间接寻址寄存器中读出的数据发送到至少两个第三直接寻址寄存器，所述至少两个第三直接寻址寄存器与所述至少两个间接寻址寄存器一一对应。

请参考图11，图11所示的访问间接寻址寄存器的电子设备中，接口电路12包含多个第三直接寻址寄存器，每个第三直接寻址寄存器与一个存储单元连接，适用于CPU请求并行对至少两个间接寻址寄存器进行读操作的情况。

可选的，当所述CPU请求并行对至少两个间接寻址寄存器写入同一数据时，所述接口电路12还用于：

从第四直接寻址寄存器中获得所述同一数据；

将所述同一数据写入所述至少两个间接寻址寄存器。

请参考图12，图12所示的访问间接寻址寄存器的电子设备中，接口电路12包含一个第四直接寻址寄存器，一个第四直接寻址寄存器与所有存储单元连接，适用于CPU请求并行对至少两个间接寻址寄存器写入同一数据的情况。

可选的，当所述CPU请求并行对至少两个寄存器中的每个寄存器分别写入对应数据时，所述接口电路12还用于：

依次从至少两个第四直接寻址寄存器中获得与所述至少两个间接寻址寄存器中每个间接寻址寄存器对应的数据；

将获得的数据写入对应的间接寻址寄存器。

请参考图13，图13所示的访问间接寻址寄存器的电子设备中，接口电路12包含多个第四直接寻址寄存器，每个第四直接寻址寄存器与一个存储单元连接，适用于CPU请求并行对至少两个间接寻址寄存器写入不同数据的情况。

前述图4实施例中的寄存器访问方法中的各种变化方式和具体实例同样适用于本实施例的访问间接寻址寄存器的电子设备，通过前述对寄存器访问方法的详细描述，本领域技术人员可以清楚的知道本实施例中访问间接寻址寄存器的电子设备的实施方法，所以为了说明书的简洁，在此不再详述。

本发明实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

本发明实施例提供了一种访问寄存器的方法，应用于接口电路中，接口电路连接中央处理器CPU和多个存储单元，每个存储单元包含多个间接寻址寄存器。首先，接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元；然后，接口电路根据第二直接寻址寄存器中存储的间接偏移地址，依次从每个选中的存储单元中选择具有该间接偏移地址的寄存器，作为CPU请求并行访问的间接寻址寄存器，其中，间接偏移地址为间接寻址寄存器在所属的存储单元中的地址。

因此，在本发明实施例中，接口电路至少包括第一直接寻址寄存器和第二直接寻址寄存器，接口电路可以根据间接访问选择信号，选中至少两个存储单元，然后根据间接偏移地址，从选中的存储单元中选出具有该间接偏移地址的寄存器，作为CPU请求并行访问的间接寻址寄存器。由于在CPU通过接口电路启动一次对间接寻址寄存器的写操作或者读操作的过程中，CPU利用第一直接寻址寄存器和第二直接寻址寄存器配置了至少两个间接寻址地址，所以接口电路对至少两个间接寻址地址译码后能同时选中至少两个存储单元，并依次从选中的至少两个存储单元中选择出一个间接寻址寄存器。因此，CPU花费与现有技术中的间接寻址相同数目的访问周期，可以并行访问至少两个间接寻址寄存器，相比于现有技术提高了访问间接寻址寄存器的效率。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种访问间接寻址寄存器的方法，应用于接口电路中，所述接口电路连接中央处理器CPU和多个存储单元，每个存储单元包含多个间接寻址寄存器，其特征在于，所述方法包括：

所述接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元；

所述接口电路根据第二直接寻址寄存器中存储的间接偏移地址，依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器，所述间接偏移地址为所述间接寻址寄存器在所属的存储单元中的地址。

2.如权利要求1所述的方法，其特征在于，在所述接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元之前，所述方法还包括：

所述接口电路确定表示所述间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系；

所述接口电路根据第一直接寻址寄存器中存储的间接访问选择信号，选中至少两个存储单元，具体为：

所述接口电路根据所述对应关系和所述第一直接寻址寄存器中存储的表示所述间接访问选择信号的比特序列，选中所述至少两个存储单元。

3.如权利要求2所述的方法，其特征在于，所述接口电路确定表示所述间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系，包括：

所述接口电路确定用于表示所述间接访问选择信号的比特序列中各个比特的取值；

所述各个比特中的每一个比特与一个存储单元对应，所述比特的取值为第一值时表示所述比特对应的存储单元被选中，所述比特的取值为第二值时表示所述比特对应的存储单元未被选中。

4.如权利要求2所述的方法，其特征在于，当所述CPU请求并行对至少两个间接寻址寄存器进行读操作时，在所述依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器之后，所述方法还包括：

所述接口电路将从所述至少两个间接寻址寄存器中读出的数据发送到至少两个第三直接寻址寄存器，所述至少两个第三直接寻址寄存器与所述至少两个间接寻址寄存器一一对应。

5.如权利要求2所述的方法，其特征在于，当所述CPU请求并行对至少两个间接寻址寄存器写入同一数据时，在所述依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器之后，所述方法还包括：

所述接口电路从第四直接寻址寄存器中获得所述同一数据；

所述接口电路将所述同一数据写入所述至少两个间接寻址寄存器。

6.如权利要求2所述的方法，其特征在于，当所述CPU请求并行对至少两个间接寻址寄存器中的每个间接寻址寄存器分别写入对应数据时，在所述依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器之后，所述方法还包括：

所述接口电路依次从至少两个第四直接寻址寄存器中获得与所述至少两个间接寻址寄存器中每个间接寻址寄存器对应的数据；

所述接口电路将获得的数据写入对应的间接寻址寄存器。

7.如权利要求1-6中任一权项所述的方法，其特征在于，当所述CPU请求并行访问的至少两个间接寻址寄存器的间接偏移地址不同时，所述第二直接寻址寄存器中存储的至少两个间接偏移地址与所述至少两个间接寻址寄存器一一对应。

8.一种访问间接寻址寄存器的电子设备，其特征在于，包括：

中央处理器CPU，用于在请求并行访问至少两个间接寻址寄存器时，生成间接访问选择信号和间接偏移地址，并分别存储至第一直接寻址寄存器和第二直接寻址寄存器；

至少两个存储单元，每个存储单元包含至少两个间接寻址寄存器；

接口电路，包含所述第一直接寻址寄存器、所述第二直接寻址寄存器，所述接口电路用于根据所述第一直接寻址寄存器中存储的所述间接访问选择信号，选中至少两个存储单元；根据所述第二直接寻址寄存器中存储的所述间接偏移地址，依次从每个选中的存储单元中选择具有所述间接偏移地址的寄存器，作为所述CPU请求并行访问的间接寻址寄存器，所述间接偏移地址为所述间接寻址寄存器在所属的存储单元中的地址。

9.如权利要求8所述的电子设备，其特征在于，所述接口电路还用于：

确定表示所述间接访问选择信号的N种比特序列和每个存储单元是否被选中的对应关系；

所述选中单元用于：根据所述对应关系和所述第一直接寻址寄存器中存储的表示所述间接访问选择信号的比特序列，选中所述至少两个存储单元。

10.如权利要求9所述的电子设备，其特征在于，所述接口电路用于：

确定用于表示所述间接访问选择信号的比特序列中各个比特的取值；

所述各个比特中的每一个比特与一个存储单元对应，所述比特的取值为第一值时表示所述比特对应的存储单元被选中，所述比特的取值为第二值时表示所述比特对应的存储单元未被选中。

11.如权利要求9所述的电子设备，其特征在于，当所述CPU请求并行对至少两个间接寻址寄存器进行读操作时，所述接口电路还包括至少两个第三直接寻址寄存器，所述接口电路还用于：

将从所述至少两个间接寻址寄存器中读出的数据发送到所述至少两个第三直接寻址寄存器，所述至少两个第三直接寻址寄存器与所述至少两个间接寻址寄存器一一对应。

12.如权利要求9所述的电子设备，其特征在于，当所述CPU请求并行对至少两个间接寻址寄存器写入同一数据时，所述接口电路还包括第四直接寻址寄存器，所述接口电路还用于：

从所述第四直接寻址寄存器中获得所述同一数据；

将所述同一数据写入所述至少两个间接寻址寄存器。

13.如权利要求12所述的电子设备，其特征在于，当所述CPU请求并行对至少两个寄存器中的每个寄存器分别写入不同数据时，所述第四直接寻址寄存器的个数为至少两个，接口电路还用于：

依次从所述至少两个第四直接寻址寄存器中获得与所述至少两个间接寻址寄存器中每个间接寻址寄存器对应的数据；

将获得的数据写入对应的间接寻址寄存器。

14.如权利要求8-13中任一权项所述的电子设备，其特征在于，当所述CPU请求并行访问的至少两个间接寻址寄存器的间接偏移地址不同时，所述第二直接寻址寄存器中存储的至少两个间接偏移地址与所述至少两个间接寻址寄存器一一对应。