CN104819789B - 一种应力传感器及制作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 129
- 238000004519 manufacturing process Methods 0.000 title claims description 62
- 239000000758 substrate Substances 0.000 claims abstract description 187
- 238000012546 transfer Methods 0.000 claims abstract description 138
- 238000002955 isolation Methods 0.000 claims abstract description 123
- 230000005540 biological transmission Effects 0.000 claims description 58
- 238000005530 etching Methods 0.000 claims description 58
- 238000009413 insulation Methods 0.000 claims description 18
- 238000001259 photo etching Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910021486 amorphous silicon dioxide Inorganic materials 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims 3
- 238000005259 measurement Methods 0.000 abstract description 46
- 239000000306 component Substances 0.000 description 77
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 62
- 230000003647 oxidation Effects 0.000 description 24
- 238000007254 oxidation reaction Methods 0.000 description 24
- 230000008020 evaporation Effects 0.000 description 15
- 238000001704 evaporation Methods 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 15
- 238000004806 packaging method and process Methods 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 12
- 238000005498 polishing Methods 0.000 description 12
- 239000000126 substance Substances 0.000 description 12
- 238000000708 deep reactive-ion etching Methods 0.000 description 11
- 238000012858 packaging process Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000008358 core component Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000012625 in-situ measurement Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Landscapes
- Pressure Sensors (AREA)
Abstract
本发明公开了一种应力传感器，所述应力传感器包括：衬底，所述衬底具有第一凹槽；第一压阻层，覆盖所述第一凹槽内壁及部分衬底上表面，所述第一压阻层通过第一绝缘层与所述衬底隔离；第一传递层，填充满所述第一凹槽，且具有两个第三凹槽，所述两个第三凹槽沿所述第一凹槽槽长方向平行排列，所述第一传递层通过第二绝缘层与所述第一压阻层隔离；第一隔离层，填充满所述第三凹槽，所述第一隔离层通过第三绝缘层与所述第一传递层隔离；第一电极对，第二电极对，位于衬底上表面的所述第一压阻层上，所述第一电极对位于第一凹槽槽长延长线上，所述第二电极对位于所述第一凹槽槽宽延长线上，能够实现对非芯片上表面内应力分量的测量。
Description
技术领域
本发明实施例涉及集成电路制造、封装和测量技术领域，尤其涉及一种应力传感器及制作方法。
背景技术
随着集成电路封装技术向小型化、高密度和三维封装等方向的发展，封装引起的芯片应力问题日益突出，已成为器件失效的主要原因之一。因此，进行封装应力的测试与分析成为改进封装工艺、提高器件可靠性的重要环节。在集成电路芯片上制作压阻式应力传感器，可以实现封装应力的非破坏性原位测量，测试结果能直接反映应力对载流子迁移率的影响，并且测量设备比较简单，是进行集成电路封装应力测量的有力工具。
应力是张量，有六个分量，分别是Txx、Tyy、Tzz、Txy、Txz和Tyz。传统的压阻式应力传感器是采用集成电路平面工艺在硅片上制作四个力敏电阻电阻，利用各电阻的变化实现芯片上表面内应力分量Txx、Tyy和Txy的测量。但是，常规集成电路工艺难以实现垂直方向的结构，因此难以实现对非芯片上表面内的应力分量Txz、Tyz和Tzz的测量。随着三维封装技术的迅速发展，还需要能够实现对非芯片上表面内应力分量进行测量的传感器。
发明内容
本发明提供一种应力传感器及制作方法，以实现对非芯片上表面内应力分量进行测量的传感器。
第一方面，本发明实施例提供了一种应力传感器，所述应力传感器包括：
衬底，所述衬底具有第一凹槽；
第一压阻层，覆盖所述第一凹槽内壁及部分衬底上表面，所述第一压阻层通过第一绝缘层与所述衬底隔离；
第一传递层，填充满所述第一凹槽，且具有两个第三凹槽，所述两个第三凹槽沿所述第一凹槽槽长方向平行排列，所述第一传递层通过第二绝缘层与所述第一压阻层隔离；
第一隔离层，填充满所述第三凹槽，所述第一隔离层通过第三绝缘层与所述第一传递层隔离；
第一电极对，第二电极对，位于衬底上表面的所述第一压阻层上，所述第一电极对位于第一凹槽槽长延长线上，所述第二电极对位于所述第一凹槽槽宽延长线上。
第二方面，本发明实施例还提供了一种应力传感器制作方法，该方法包括：
在衬底内刻蚀形成第一凹槽；
在所述第一凹槽内壁以及部分衬底上表面形成第一压阻层，所述第一压阻层通过第一绝缘层与所述衬底隔离；
在所述第一凹槽内形成第一传递层，所述第一传递层填充满所述第一凹槽；
在所述第一传递层内刻蚀形成两个第三凹槽，所述两个第三凹槽沿所述第一凹槽槽长方向平行排列，所述第一传递层通过第二绝缘层与所述第一压阻层隔离；
在所述两个第三凹槽内形成第一隔离层，所述第一隔离层填充满所述第三凹槽，所述第一隔离层通过第三绝缘层与所述第一传递层隔离；
在所述衬底上表面的所述第一压阻层上形成第一电极对，第二电极对，所述第一电极对位于第一凹槽槽长延长线上，所述第二电极对位于所述第一凹槽槽宽延长线上。
本发明通过在衬底上制作第一凹槽，并在第一凹槽内制作第一压阻层，形成垂直与衬底表面的应力传感器，可实现对非芯片上表面内应力分量的测量，解决了常规集成电路工艺难以实现垂直方向的结构，因此难以实现对非芯片上表面内的应力分量的测量问题，实现了用于测量集成电路封装工艺引起的非芯片内应力分量的测量。
附图说明
图1为本发明实施例一提供的一种应力传感器的俯视图；
图2为本发明实施例一提供的应力传感器沿图1中AA’方向的剖面图；
图3为本发明实施例一提供的应力传感器沿图1中BB’方向的剖面图；；
图4为本发明实施例一提供的应力传感器的电学结构示意图；
图5a-图5f是本发明实施例一提供的应力传感器的制作方法各步骤对应结构的剖面图；
图6为本发明实施例二提供的一种应力传感器的俯视图；
图7为本发明实施例二提供的应力传感器沿图6中AA’方向的剖面图；
图8a-图8f是本发明实施例二提供的应力传感器的制作方法各步骤对应结构的剖面图；
图9为本发明实施例三提供的一种应力传感器的俯视图；
图10a-图10e是本发明实施例三提供的应力传感器的制作方法各步骤 对应结构的剖面图；
图11为本发明实施例四提供的一种应力传感器的俯视图；
图12为本发明实施例提供的应力传感器的结构剖面图；
图13为本发明实施例提供的应力传感器的结构剖面图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。将理解，虽然术语第一、第二等在本文中可被用来描述各种结构、区域、层和/或部分，但这些结构、区域、层和/或部分不应被这些术语限制。这些术语仅用来将一个结构、区域、层或部分与另一个结构、区域、层或部分区分开。空间相对术语，例如“下方”、“下面”、“以下”、“上面”、“上方”等可在本文中为了容易描述而用来描述图中所示的一个结构层或特征与另一个(一些)结构层或特征的关系。将理解，空间相对术语意在包含使用中或操作中的装置的除图中所描绘的方位之外的不同方位。
实施例一
图1为本发明实施例一提供的一种应力传感器的俯视图，图2为本发明实施例一提供的应力传感器沿图1中AA’方向的剖面图，图3为本发明实施例一提供的应力传感器沿图1中BB’方向的剖面图。如图2所示，所述应力传感器包括：衬底100，所述衬底具有第一凹槽101；第一压阻层102，覆盖所述第一凹槽101内壁及部分衬底100上表面，所述第一压阻层102通过第一绝缘层103 与所述衬底100隔离；第一传递层104，填充满所述第一凹槽101，且具有两个第三凹槽105、106，所述两个第三凹槽105、106沿所述第一凹槽101槽长方向平行排列，所述第一传递层104通过第二绝缘层107与所述第一压阻层102隔离；第一隔离层108，填充满所述第三凹槽105、106，所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离；第一电极对110，第二电极对111，位于衬底上表面的所述第一压阻层102上，所述第一电极对110位于第一凹槽101槽长延长线上，所述第二电极对111位于所述第一凹槽101槽宽延长线上。
本发明实施例提供的应力传感器，其中图1-图3中的第一压阻层102为所述应力传感器的核心部件，用于利用压阻效应测量芯片封装时所受应力。图1-图3中的第一传递层104和第一隔离层108用于填充结构以保证应力传递以及电极间的隔离。为了便于说明，本发明实施例将所述应力传感器的电学结构单独绘出，如图4所示。为描述方便，标定图1-图4中所述第一凹槽槽长方向为X轴方向，所述第一凹槽槽宽方向为Y轴方向,第一凹槽槽深方向为Z轴方向。本发明实施例提供的应力传感器可用于测量芯片的TXZ和TZZ应力分量。
下面详细描述本发明实施例提供的应力传感器的工作原理。在第二电极对111之间施加电压VS时，则第一电极对110之间的电压VT为应力分量TXZ的函数，函数公式如下：
其中，为应力分量TXZ的平均值，b为所述两个第三凹槽105、106沿X方向之间的间距，H为所述第一凹槽101沿Z方向的深度，为剪切压阻系数， 为由b和H决定的常数，α为由第一压阻决定的常数。具体地，在实际应 用中可由实验测定得出。在第二电极对111之间施加电压VS后，通过测量第一电极对110之间的电压VT，再通过上述公式就可以计算得出应力分量TXZ的平均值
当第一电极对110悬空，分别测量封装前后第二电极对111之间的电阻阻值R和R’，就可得出应力分量TZZ的平均值其中，R和R’与满足下列公式：
其中，为应力分量TZZ的平均值，为轴向压阻系数，α为由第一压阻层决定的常数，R为封装前第二电极对111之间的电阻阻值，R’为封装后第二电极对111之间的电阻阻值。具体地，在实际应用中可由实验测定得出。
本发明通过在衬底上制作第一凹槽，并在第一凹槽内制作第一压阻层，形成垂直与衬底表面的应力传感器，可实现对非芯片上表面内应力分量TXZ和TZZ的测量，解决了常规集成电路工艺难以实现垂直方向的结构，因此难以实现对非芯片上表面内的应力分量的测量问题，实现了用于测量集成电路封装工艺引起的非芯片内应力分量的测量。
在上述实施例基础上，所述衬底100为硅片，所述第一压阻层102为多晶硅，所述第一传递层，第一隔离层可以为多晶硅，非晶硅，二氧化硅，氮化硅中的任意一种。各结构层材料的选择可以根据工艺及器件设计要求而定。
进一步地，所述第一电极对通过第一电极通孔与所述第一压阻层连接，所述第二电极对通过第二电极通孔与所述第一压阻层连接。
本发明实施例一还提供了一种制作上述应力传感器的方法，下面，对本发明实现上述实施例提供的应力传感器的制作方法做详细说明。图5a-图5f是本 发明实施例一提供的应力传感器的制作方法各步骤对应结构的剖面图，该应力传感器的制作方法用于制备如图1-图4所示的应力传感器，该应力传感器的制作方法包括：
步骤11、在衬底100内刻蚀形成第一凹槽101；
参见图5a，具体地所述衬底100可以为硅片。利用光刻和深反应离子刻蚀工艺在所述衬底100内形成第一凹槽101。所述第一凹槽101槽长方向沿图中X方向，槽宽方向沿图中Y方向。
步骤12、在所述第一凹槽101内壁以及部分衬底100上表面形成第一压阻层102，所述第一压阻层102通过第一绝缘层103与所述衬底100隔离；
参见图5b，通过氧化或者低压力化学气相沉积LPCVD工艺在所述第一凹槽101内壁以及衬底100上表面形成第一绝缘层103，此时，第一凹槽槽长为L，槽宽为W，槽深为H。然后，通过LPCVD工艺在所述第一绝缘层103上表面形成第一压阻层102，所述第一压阻层102厚度t1满足t1<w/2，即第一压阻层102不能完全填满所述第一凹槽101。所述第一压阻层102通过第一绝缘层103与所述衬底100隔离。
步骤13、在所述第一凹槽101内形成第一传递层104，所述第一传递层104填充满所述第一凹槽101，所述第一传递层104通过第二绝缘层107与所述第一压阻层102隔离；
参见图5c，通过氧化或者LPCVD工艺在所述第一压阻层102上表面形成第二绝缘层107，然后，通过LPCVD工艺在所述第一凹槽101内的第二绝缘层107上形成第一传递层104，所述第一传递层104厚度t2满足t2>w/2-t1，即第一传递层104将所述第一凹槽101填充满。最后为保证表面的平坦，采用反应离 子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一传递层，仅保留第一凹槽101内的第一传递层。
步骤14、在所述第一传递层104内刻蚀形成两个第三凹槽105,106，所述两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排列；
参见图5d，利用光刻和深反应离子刻蚀工艺在所述第一传递层104内刻蚀形成两个第三凹槽105,106，两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排列，也即沿图中X方向平行排列。进一步的，刻蚀部分衬底上表面的第二绝缘层，第一压阻层，形成位于第一凹槽槽长延长线上以及第一凹槽槽宽延长线上的四个台阶，此时，已经得到了图4中应力传感器除电极对结构外的形状。
步骤15、在所述两个第三凹槽105,106内形成第一隔离层108，所述第一隔离层108填充满所述第三凹槽105,106，所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离；
参见图5e，通过氧化或者积LPCVD工艺在所述第三凹槽105,106内的第一传递层104上表面形成第三绝缘层109，然后，通过LPCVD工艺在所述第三凹槽105,106内形成第一隔离层108，所述第一隔离层108的厚度满足填充满所述第三凹槽105,106。所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离。最后为保证表面的平坦，采用反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一隔离层，仅保留第三凹槽105,106内的第一隔离层。
步骤16、在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对110位于第一凹槽槽长延长线上，所述 第二电极对111位于所述第一凹槽槽宽延长线上。
参见图5f，具体地，通过光刻并刻蚀第二绝缘层形成电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对通过第一电极通孔与所述第一压阻层连接，所述第二电极对通过第二电极通孔与所述第一压阻层连接(图中未示出)。
优选地，在形成所述第一电极对110，第二电极对111之前，还包括通过氧化或者积LPCVD工艺在暴露的所述第一压阻层，第一传递层，第一隔离层表面形成表面绝缘层，以保护所述应力传感器。
需要说明的是，上述刻蚀工艺以及各结构层的沉积工艺并不限制于深反应离子刻蚀和LPCVD工艺，本领域技术人员可知，根据具体应用环境以及器件设计要求可以选择其他制备工艺。类似的，本发明实施例对所述第一电极对110，第二电极对111的制备工艺也不作限制。
此外，本发明实施例，示例性的将所述第一凹槽槽长方向设置为X轴方向，因此本实施例提供的应力传感器以及应力传感器制作方法，可实现对非芯片上表面内应力分量TXZ和TZZ的测量，本领域技术人员可知，所述第一凹槽槽长方向还可以设置为Y轴方向，此时，可实现对非芯片上表面内应力分量TYZ和TZZ的测量，因此，本发明实施例可实现非芯片上表面内应力分量TZZ和TXZ，或者，非芯片上表面内应力分量TZZ和TYZ的测量。
本实施例提供的应力传感器的制备方法能够实现上述实施例提供的应力传感器，通过在衬底上制作第一凹槽，并在第一凹槽内制作第一压阻层，形成垂直与衬底表面的应力传感器，可实现非芯片上表面内应力分量TZZ和TXZ，或者，非芯片上表面内应力分量TZZ和TYZ的测量，解决了常规集成电路工艺难以实现 垂直方向的结构，因此难以实现对非芯片上表面内的应力分量的测量问题，实现了用于测量集成电路封装工艺引起的非芯片内应力分量的测量。
实施例二
发明实施例二提供的应力传感器以上述实施例一的应力传感器为基础，与实施例一的不同之处在于，实施例二提供的应力传感器除能够实现对非芯片上表面内应力分量TXZ和TZZ的测量外，还可以对非芯片上表面内应力分量TYZ进行测量。图6为本发明实施例二提供的一种应力传感器的俯视图，图7为本发明实施例二提供的应力传感器沿图6中AA’方向的剖面图，如图7所示，在上述实施例一基础上，除包括实施例一所述的应力传感器的结构外，所述应力传感器还包括：
第二凹槽201，所述第二凹槽201槽长方向垂直于所述第一凹槽101槽长方向；第二压阻层202，覆盖所述第二凹槽201内壁及部分衬底100上表面，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离；第二传递层204，填充满所述第二凹槽201，且具有两个第四凹槽205、206，所述两个第四凹槽205、206沿所述第二凹槽201槽长方向平行排列，所述第二传递层204通过第五绝层207与所述第二压阻层202隔离；第二隔离层208，填充满所述第四凹槽205、206，所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离；第三电极对210，第四电极对211，位于衬底100上表面的所述第二压阻层202上，所述第三电极对210位于第二凹槽201槽长延长线上，所述第四电极对211位于所述第二凹槽201槽宽延长线上。
本发明实施例提供的应力传感器可用于测量芯片的TXZ，TYZ和TZZ应力分量。
下面详细描述本发明实施例提供的应力传感器的工作原理。应力分量TXZ，TZZ与实施例一类似，在此不作赘述。下面详细介绍应力分量TYZ的测量。在第四电极对211之间施加电压VA时，则第三电极对210之间的电压VB为应力分量TYZ的函数，函数公式如下：
其中，为应力分量TYZ的平均值，b为所述两个第四凹槽205、206沿Y方向之间的间距，H为所述第二凹槽201沿Z方向的深度，为剪切压阻系数， 为由b和H决定的常数，α为由第二压阻层决定的常数。具体地，在实际应用中可由实验测定得出。在第四电极对211之间施加电压VA后，通过测量第三电极对210之间的电压VB，再通过上述公式就可以计算得出应力分量TXZ的平均值
本发明通过在衬底上制作第一凹槽和第二凹槽，并在第一凹槽内制作第一压阻层，在第二凹槽内制作第二压阻层，形成垂直与衬底表面的应力传感器，可实现对非芯片上表面内应力分量TXZ，TYZ和TZZ的测量，解决了常规集成电路工艺难以实现垂直方向的结构，因此难以实现对非芯片上表面内的应力分量的测量问题，实现了用于测量集成电路封装工艺引起的非芯片内应力分量的测量。
在上述实施例基础上，所述衬底100为硅片，所述第一压阻层102,第二压阻层202为多晶硅，所述第一传递层，第二传递层，第一隔离层，以及第二隔离层可以为多晶硅，非晶硅，二氧化硅，氮化硅中的任意一种。各结构层材料的选择可以根据工艺及器件设计要求而定。
进一步地，所述第三电极对通过第三电极通孔与所述第二压阻层连接，所述第四电极对通过第四电极通孔与所述第二压阻层连接。
本发明实施例二还提供了一种制作上述应力传感器的方法，下面，对本发明实现上述实施例提供的应力传感器的制作方法做详细说明。图8a-图8f是本发明实施例二提供的应力传感器的制作方法各步骤对应结构的剖面图，该应力传感器的制作方法用于制备如图6-图7所示的应力传感器，该应力传感器的制作方法包括：
步骤21、在衬底100内刻蚀形成第一凹槽101和第二凹槽201；
参见图8a，具体地，所述衬底100可以为硅片.利用光刻和深反应离子刻蚀工艺在所述衬底100内形成第一凹槽101和第二凹槽201。所述第一凹槽101槽长方向沿图中X方向，所述第二凹槽201槽长方向沿图中Y方向。
步骤22、在所述第一凹槽101内壁以及部分衬底100上表面形成第一压阻层102，在所述第二凹槽201内壁以及部分衬底100上表面形成第二压阻层202，所述第一压阻层102通过第一绝缘层103与所述衬底100隔离，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离；
参见图8b，通过氧化或者低压力化学气相沉积LPCVD工艺在所述第一凹槽101内壁以及衬底100上表面形成第一绝缘层103，在所述第二凹槽201内壁以及衬底100上表面形成第四绝缘层203，此时，第一凹槽槽长为L，槽宽为W，槽深为H。第二凹槽槽长，槽宽，槽深可以与所述第一凹槽相同，也可以不同。然后，通过LPCVD工艺在所述第一绝缘层103上表面形成第一压阻层102，所述第一压阻层102厚度t1满足t1<w/2，即第一压阻层102不能完全填满所述第一凹槽101。通过LPCVD工艺在所述第四绝缘层203上表面形成第二压阻层202，所述第二压阻层202厚度t1’满足t1’<w’/2，即第二压阻层202不能完全填满所述第二凹槽201。所述第一压阻层102通过第一绝缘层103与所述衬 底100隔离，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离。
步骤23、在所述第一凹槽101内形成第一传递层104，所述第一传递层104填充满所述第一凹槽101，在所述第二凹槽201内形成第二传递层204，所述第二传递层204填充满所述第二凹槽201，所述第一传递层104通过第二绝缘层107与所述第一压阻层102隔离，所述第二传递层204通过第五绝缘层207与所述第二压阻层202隔离；
参见图8c，通过氧化或者积LPCVD工艺在所述第一压阻层102上表面形成第二绝缘层107，在所述第二压阻层202上表面形成第五绝缘层207，然后，通过LPCVD工艺在所述第一凹槽101内的第二绝缘层107上形成第一传递层104，所述第一传递层104厚度t2满足t2>w/2-t1，即第一传递层104将所述第一凹槽101填充满。在所述第二凹槽201内的第五绝缘层207上形成第二传递层204，所述第二传递层204厚度t2’满足t2’>w’/2-t1’，即第二传递层204将所述第二凹槽201填充满。
最后为保证表面的平坦，采用反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一传递层和第二传递层，仅保留第一凹槽101内的第一传递层以及第二凹槽201内的第二传递层。
步骤24、在所述第一传递层104内刻蚀形成两个第三凹槽105,106，在所述第二传递层204内刻蚀形成两个第四凹槽205,206，所述两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排列；所述两个第四凹槽205,206沿所述第二凹槽201槽长方向平行排列；
参见图8d，利用光刻和深反应离子刻蚀工艺在所述第一传递层104内刻蚀形成两个第三凹槽105,106，两个第三凹槽105,106沿所述第一凹槽101槽长 方向平行排列，也即沿图中X方向平行排列。在所述第二传递层204内刻蚀形成两个第四凹槽205,206，两个第四凹槽205,206沿所述第二凹槽201槽长方向平行排列，也即沿图中Y方向平行排列。
进一步的，刻蚀部分衬底上表面的第二绝缘层，第一压阻层，形成位于第一凹槽槽长延长线上以及第一凹槽槽宽延长线上的四个台阶，以及，刻蚀部分衬底上表面的第五绝缘层，第二压阻层，形成位于第二凹槽槽长延长线上以及第一凹槽槽宽延长线上的四个台阶。
步骤25、在所述两个第三凹槽105,106内形成第一隔离层108，所述第一隔离层108填充满所述第三凹槽105,106，所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离；在所述两个第四凹槽205,206内形成第二隔离层208，所述第二隔离层208填充满所述第四凹槽205,206，所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离；
参见图8e，通过氧化或者LPCVD工艺在所述第三凹槽105,106内的第一传递层104上表面形成第三绝缘层109，以及，在所述第四凹槽205,206内的第二传递层204上表面形成第六绝缘层209。然后，通过LPCVD工艺在所述第三凹槽105,106内形成第一隔离层108，所述第一隔离层108的厚度满足填充满所述第三凹槽105,106。通过LPCVD工艺在所述第四凹槽205,206内形成第二隔离层208，所述第二隔离层208的厚度满足填充满所述第四凹槽205,206。所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离。所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离。最后为保证表面的平坦，采用反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一隔离层以及第二隔离层，仅保留第三凹槽105,106内的第一隔离层，以及第 四凹槽205,206内的第二隔离层。
步骤26、在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对110位于第一凹槽槽长延长线上，所述第二电极对111位于所述第一凹槽槽宽延长线上；在所述衬底100上表面的所述第二压阻层202上形成第三电极对210，第四电极对211，所述第三电极对210位于第二凹槽槽长延长线上，所述第四电极对211位于所述第二凹槽槽宽延长线上；
参见图8f，具体地，通过光刻并刻蚀第二绝缘层形成电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对和第二电极对，分别通过电极通孔与所述第一压阻层连接。通过光刻并刻蚀第五绝缘层形成电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第二压阻层202上形成第三电极对210，第四电极对211，所述第三电极对通过第三电极通孔与所述第二压阻层连接，所述第四电极对通过第四电极通孔与所述第二压阻层连接(图中未示出)。
优选地，在形成所述第一电极对110，第二电极对111，第三电极对210，第四电极对211之前，还包括通过氧化或者积LPCVD工艺在暴露的所述第一压阻层，第一传递层，第一隔离层，所述第二压阻层，第二传递层，第二隔离层表面形成表面绝缘层，以保护所述应力传感器。
需要说明的是，上述刻蚀工艺以及各结构层的沉积工艺并不限制于深反应离子刻蚀和LPCVD工艺，本领域技术人员可知，根据具体应用环境以及器件设计要求可以选择其他制备工艺。类似的，本发明实施例对所述第一电极对110，第二电极对111，第三电极对210，第四电极对211的制备工艺也不作限制。
本实施例提供的应力传感器的制备方法能够实现上述实施例提供的应力传感器，通过在衬底上制作第一凹槽，第二凹槽，并在第一凹槽内制作第一压阻层，在第二凹槽内制作第二压阻层，形成垂直与衬底表面的应力传感器，可实现对非芯片上表面内应力分量TXZ，TYZ和TZZ的测量，解决了常规集成电路工艺难以实现垂直方向的结构，因此难以实现对非芯片上表面内的应力分量的测量问题，实现了用于测量集成电路封装工艺引起的非芯片内应力分量的测量。
实施例三
发明实施例三提供的应力传感器以上述实施例二的应力传感器为基础，与实施例二的不同之处在于，实施例三提供的应力传感器除能够实现对非芯片上表面内应力分量TXZ，TYZ和TZZ的测量外，还可以对芯片上表面内应力分量进行测量。图9为本发明实施例三提供的一种应力传感器的俯视图，如图9所示，在上述实施例二基础上，除包括实施例二所述的应力传感器的结构外，所述应力传感器还包括：
位于所述衬底100上表面的第一力敏电阻301，第二力敏电阻302，所述第一力敏电阻301，第二力敏电阻302与所述第一凹槽101槽长方向的夹角分别为0°,90°；位于所述第一力敏电阻301上方的第五电极对303，位于第二力敏电阻302上方的第六电极对304，所述第五电极对303，第六电极对304，所述第五电极对303通过第五电极通孔与第一力敏电阻301连接，所述第六电极对304通过第六电极通孔与所述第二力敏电阻302连接(图中未示出)。
本发明实施例提供的应力传感器由于包括实施例二中的结构，因此可实现测量芯片的TXZ，TYZ和TZZ应力分量。此外，还可以实现测量芯片的TXX，TYY应力分量。
芯片的TXZ，TYZ和TZZ应力分量的测量与上述实施例的测量原理类似，在此不作赘述，下面详细介绍TXX，TYY应力分量的测量原理。
利用力敏电阻测量应力分量的公式为：
其中，Gl为轴向应变系数，Gt为横向应变系数，Epoly为力敏电阻的杨氏模量。R，R′分别为封装前后力敏电阻的电阻阻值。
通过第五电极对303，第六电极对304分别测量第一力敏电阻301，第二力敏电阻302在封装前后电阻阻值的变化，即可实现对芯片面内应力分量TXX，TYY的测量，计算公式如下：
通过下列一元二次方程，即可解出应力分量TXX，TYY。
图9仅为本发明实施例的一个具体实例，图中所述第一力敏电阻301，第二力敏电阻302与所述第一凹槽101槽宽方向的夹角分别为0°,90°，可理解，所述第一力敏电阻301，第二力敏电阻302与所述第一凹槽101槽场方向的夹角分别为90°,0°时，也可实现本发明实施例的技术效果。
本发明通过在衬底上制作第一凹槽和第二凹槽，并在第一凹槽内制作第一压阻层，在第二凹槽内制作第二压阻层，形成垂直与衬底表面的应力传感器，可实现对非芯片上表面内应力分量TXZ，TYZ和TZZ的测量，解决了常规集成电路工艺难以实现垂直方向的结构，因此难以实现对非芯片上表面内的应力分量的测量问题，实现了用于测量集成电路封装工艺引起的非芯片内应力分量的测量。 此外，通过在衬底上制作与第一凹槽槽长的夹角为0°,90°的两个力敏电阻，在实现对非芯片上表面内应力分量TXZ，TYZ和TZZ的测量基础上，还能够测量芯片上表面内应力分量TXX，TYY。
在上述实施例基础上，所述衬底100为硅片，所述第一压阻层102,第二压阻层202，第一力敏电阻301，第二力敏电阻302为多晶硅，所述第一传递层，第二传递层，第一隔离层，以及第二隔离层可以为多晶硅，非晶硅，二氧化硅，氮化硅中的任意一种。各结构层材料的选择可以根据工艺及器件设计要求而定。
进一步地，所述第一电极对，第二电极对，分别通过电极通孔与所述第一压阻层连接；
第三电极对通过第三电极通孔与所述第二压阻层连接，所述第四电极对通过第四电极通孔与所述第二压阻层连接，所述第五电极对，第六电极对，所述第五电极对通过第五电极通孔与第一力敏电阻连接，所述第六电极对304通过第六电极通孔与所述第二力敏电阻连接(图中未示出)。本发明实施例三还提供了一种制作上述应力传感器的方法，下面，对本发明实现上述实施例提供的应力传感器的制作方法做详细说明。图10a-图10e是本发明实施例三提供的应力传感器的制作方法各步骤对应结构的剖面图，该应力传感器的制作方法用于制备如图9所示的应力传感器，该应力传感器的制作方法包括：
步骤31、在衬底100内刻蚀形成第一凹槽101和第二凹槽201；
该步骤的剖面图与图8a相同，在此不再赘述。
步骤32、在所述第一凹槽101内壁以及部分衬底100上表面形成第一压阻层102，在所述第二凹槽201内壁以及部分衬底100上表面形成第二压阻层202，在部分所述衬底100上表面形成第一力敏电阻301，第二力敏电阻302。所述第 一压阻层102通过第一绝缘层103与所述衬底100隔离，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离；所述第一力敏电阻301，第二力敏电阻302通过第七绝缘层305与所述衬底100隔离。所述第一力敏电阻，第二力敏电阻与所述第一凹槽槽长方向的夹角分别为0°,90°；
参见图10a，通过氧化或者低压力化学气相沉积LPCVD工艺在所述第一凹槽101内壁以及衬底100上表面形成第一绝缘层103，在所述第二凹槽201内壁以及衬底100上表面形成第四绝缘层203，在所述部分衬底100表面形成第七绝缘层305。此时，第一凹槽槽长为L，槽宽为W，槽深为H。第二凹槽槽长，槽宽，槽深可以与所述第一凹槽相同，也可以不同。然后，通过LPCVD工艺在所述第一绝缘层103上表面形成第一压阻层102，所述第一压阻层102厚度t1满足t1<w/2，即第一压阻层102不能完全填满所述第一凹槽101。通过LPCVD工艺在所述第四绝缘层203上表面形成第二压阻层202，所述第二压阻层202厚度t1’满足t1’<w’/2，即第二压阻层202不能完全填满所述第二凹槽201。通过LPCVD工艺在所述第七绝缘层305上表面形成第一力敏电阻301，第二力敏电阻302。所述第一压阻层102通过第一绝缘层103与所述衬底100隔离，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离。所述第一力敏电阻301，第二力敏电阻302通过第七绝缘层305与所述衬底100隔离。
步骤33、在所述第一凹槽101内形成第一传递层104，所述第一传递层104填充满所述第一凹槽101，在所述第二凹槽201内形成第二传递层204，所述第二传递层204填充满所述第二凹槽201，所述第一传递层104通过第二绝缘层107与所述第一压阻层102隔离，所述第二传递层204通过第五绝缘层207与所述第二压阻层202隔离；
参见图10b，通过氧化或者积LPCVD工艺在所述第一压阻层102上表面形成第二绝缘层107，在所述第二压阻层202上表面形成第五绝缘层207，然后，通过LPCVD工艺在所述第一凹槽101内的第二绝缘层107上形成第一传递层104，所述第一传递层104厚度t2满足t2>w/2-t1，即第一传递层104将所述第一凹槽101填充满。在所述第二凹槽201内的第五绝缘层207上形成第二传递层204，所述第二传递层204厚度t2’满足t2’>w’/2-t1’，即第二传递层204将所述第二凹槽201填充满。
最后为保证表面的平坦，采用反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一传递层和第二传递层，仅保留第一凹槽101内的第一传递层以及第二凹槽201内的第二传递层。
步骤34、在所述第一传递层104内刻蚀形成两个第三凹槽105,106，在所述第二传递层204内刻蚀形成两个第四凹槽205,206，所述两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排列；所述两个第四凹槽205,206沿所述第二凹槽201槽长方向平行排列；
参见图10c，利用光刻和深反应离子刻蚀工艺在所述第一传递层104内刻蚀形成两个第三凹槽105,106，两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排列，也即沿图中X方向平行排列。在所述第二传递层204内刻蚀形成两个第四凹槽205,206，两个第四凹槽205,206沿所述第二凹槽201槽长方向平行排列，也即沿图中Y方向平行排列。
进一步的，刻蚀部分衬底上表面的第二绝缘层，第一压阻层，形成位于第一凹槽槽长延长线上以及第一凹槽槽宽延长线上的四个台阶；以及，刻蚀部分衬底上表面的第五绝缘层，第二压阻层，形成位于第二凹槽槽长延长线上以及 第一凹槽槽宽延长线上的四个台阶；刻蚀部分衬底上表面的第七绝缘层，第一力敏电阻，第二力敏电阻，形成位于第一力敏电阻两侧以及第二力敏电阻两侧台阶。
步骤35、在所述两个第三凹槽105,106内形成第一隔离层108，所述第一隔离层108填充满所述第三凹槽105,106，所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离；在所述两个第四凹槽205,206内形成第二隔离层208，所述第二隔离层208填充满所述第四凹槽205,206，所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离；
参见图10d，通过氧化或者LPCVD工艺在所述第三凹槽105,106内的第一传递层104上表面形成第三绝缘层109，以及，在所述第四凹槽205,206内的第二传递层204上表面形成第六绝缘层209。然后，通过LPCVD工艺在所述第三凹槽105,106内形成第一隔离层108，所述第一隔离层108的厚度满足填充满所述第三凹槽105,106。通过LPCVD工艺在所述第四凹槽205,206内形成第二隔离层208，所述第二隔离层208的厚度满足填充满所述第四凹槽205,206。所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离。所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离。最后为保证表面的平坦，采用反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一隔离层以及第二隔离层，仅保留第三凹槽105,106内的第一隔离层，以及第四凹槽205,206内的第二隔离层。
步骤36、在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对110位于第一凹槽槽长延长线上，所述第二电极对111位于所述第一凹槽槽宽延长线上；在所述衬底100上表面的所 述第二压阻层202上形成第三电极对210，第四电极对211，所述第三电极对210位于第二凹槽槽长延长线上，所述第四电极对211位于所述第二凹槽槽宽延长线上；在所述第一力敏电阻301，第二力敏电阻302上方分别形成第五电极对303，第六电极对304。
参见图10e，具体地，通过光刻并刻蚀第二绝缘层形成电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对和第二电极对，分别通过电极通孔与所述第一压阻层连接。通过光刻并刻蚀第五绝缘层形成电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第二压阻层202上形成第三电极对210，第四电极对211，所述第三电极对通过第三电极通孔与所述第二压阻层连接，所述第四电极对通过第四电极通孔与所述第二压阻层连接。通过光刻并刻蚀第七绝缘层305形成第五电极通孔和第六电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第一力敏电阻和第二力敏电阻上形成第五电极对301，第六电极对302，所述第五电极对通过第五电极通孔与所述第一力敏电阻301，所述第六电极对通过第六电极通孔与所述第二力敏电阻302连接。
优选地，在形成所述第一电极对110，第二电极对111，第三电极对210，第四电极对211之前，还包括通过氧化或者积LPCVD工艺在暴露的所述第一压阻层，第一传递层，第一隔离层，所述第二压阻层，第二传递层，第二隔离层，第一力敏电阻，第二力敏电阻表面形成表面绝缘层，以保护所述应力传感器。
需要说明的是，上述刻蚀工艺以及各结构层的沉积工艺并不限制于深反应离子刻蚀和LPCVD工艺，本领域技术人员可知，根据具体应用环境以及器件设计要求可以选择其他制备工艺。类似的，本发明实施例对所述第一电极对110， 第二电极对111，第三电极对210，第四电极对211，第四电极对304，第五电极对305，的制备工艺也不作限制。图10a-图10e仅为本发明实施例描述应力传感器制备方法的一个具体实例，图中所述第一力敏电阻301，第二力敏电阻302与所述第一凹槽101槽长方向的夹角分别为0°,90°，可理解，所述第一力敏电阻301，第二力敏电阻302与所述第一凹槽101槽场方向的夹角分别为90°,0°时，也可实现本发明实施例的技术效果。
实施例四
发明实施例四提供的应力传感器以上述实施例三的应力传感器为基础，与实施例三的不同之处在于，实施例四提供的应力传感器除能够实现对芯片全部六个应力分量TXZ，TYZ，TXY，TXX，TYY，TZZ的测量。图11为本发明实施例四提供的一种应力传感器的俯视图，如图11所示，在上述实施例三基础上，除包括实施例三所述的应力传感器的结构外，所述应力传感器还包括：
位于所述衬底100上表面的第三力敏电阻306，所述第三力敏电阻306与所述第一凹槽槽长方向的夹角为45°；位于所述第三力敏电阻306上方的第七电极对307，所述第七电极对通过第七电极通孔与第三力敏电阻连接。
本发明实施例提供的应力传感器由于包括实施例三中的结构，因此可实现芯片5个应力分量TXZ，TYZ和TXX，TYY，TZZ的测量。此外，还可以实现芯片的应力分量TXY的测量。
芯片5个应力分量TXZ，TYZ和TXX，TYY，TZZ的测量与上述实施例的测量原理类似，在此不作赘述，下面详细介绍应力分量TXY的测量原理。
利用力敏电阻测量应力分量的公式为：
其中，Gl为轴向应变系数，Gt为横向应变系数，Epoly为力敏电阻的杨氏模量。R，R′分别为封装前后力敏电阻的电阻阻值。
通过第五电极对303，第六电极对304，第七电极对307，分别测量第一力敏电阻301，第二力敏电阻302，第三力敏电阻在封装前后电阻阻值的变化，即可实现对芯片面内应力分量TXX，TYY，TXY的测量，计算公式如下：
通过上述3个方程，即可解出应力分量TXX，TYY，TXY。
本发明通过在衬底上制作第一凹槽和第二凹槽，并在第一凹槽内制作第一压阻层，在第二凹槽内制作第二压阻层，形成垂直与衬底表面的应力传感器，可实现对非芯片上表面内应力分量TXZ，TYZ和TZZ的测量，解决了常规集成电路工艺难以实现垂直方向的结构，因此难以实现对非芯片上表面内的应力分量的测量问题，实现了用于测量集成电路封装工艺引起的非芯片内应力分量的测量。此外，通过在衬底上制作与第一凹槽槽长的夹角为0°,45°，90°的三个力敏电阻，在实现对非芯片上表面内应力分量TXZ，TYZ和TZZ的测量基础上，还能够测量芯片上表面内的3应力分量TXX，TYY，TXY,从而实现对芯片全部六个应力分量TXZ，TYZ，TXY，TXX，TYY，TZZ的测量。
本发明实施例四还提供了一种制作上述应力传感器的方法，下面，对本发明实现上述实施例提供的应力传感器的制作方法做详细说明。该应力传感器的制作方法包括：
步骤41、在衬底100内刻蚀形成第一凹槽101和第二凹槽201；
步骤42、在所述第一凹槽101内壁以及部分衬底100上表面形成第一压阻层102，在所述第二凹槽201内壁以及部分衬底100上表面形成第二压阻层202，在部分所述衬底100上表面形成第一力敏电阻301，第二力敏电阻302，第三力敏电阻306。所述第一压阻层102通过第一绝缘层103与所述衬底100隔离，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离；所述第一力敏电阻301，第二力敏电阻302，第三力敏电阻306通过第七绝缘层305与所述衬底100隔离。所述第一力敏电阻，第二力敏电阻，第三力敏电阻与所述第一凹槽槽长方向的夹角分别为0°,90°，45°；
通过氧化或者低压力化学气相沉积LPCVD工艺在所述第一凹槽101内壁以及衬底100上表面形成第一绝缘层103，在所述第二凹槽201内壁以及衬底100上表面形成第四绝缘层203，在所述部分衬底100表面形成第七绝缘层305。此时，第一凹槽槽长为L，槽宽为W，槽深为H。第二凹槽槽长，槽宽，槽深可以与所述第一凹槽相同，也可以不同。然后，通过LPCVD工艺在所述第一绝缘层103上表面形成第一压阻层102，所述第一压阻层102厚度t1满足t1<w/2，即第一压阻层102不能完全填满所述第一凹槽101。通过LPCVD工艺在所述第四绝缘层203上表面形成第二压阻层202，所述第二压阻层202厚度t1’满足t1’<w’/2，即第二压阻层202不能完全填满所述第二凹槽201。通过LPCVD工艺在所述第七绝缘层305上表面形成第一力敏电阻301，第二力敏电阻302，第三力敏电阻306。所述第一压阻层102通过第一绝缘层103与所述衬底100隔离，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离。所述第一力敏电阻301，第二力敏电阻302，第三力敏电阻306通过第七绝缘层305与所 述衬底100隔离。
步骤43、在所述第一凹槽101内形成第一传递层104，所述第一传递层104填充满所述第一凹槽101，在所述第二凹槽201内形成第二传递层204，所述第二传递层204填充满所述第二凹槽201，所述第一传递层104通过第二绝缘层107与所述第一压阻层102隔离，所述第二传递层204通过第五绝缘层207与所述第二压阻层202隔离；
通过氧化或者积LPCVD工艺在所述第一压阻层102上表面形成第二绝缘层107，在所述第二压阻层202上表面形成第五绝缘层207，然后，通过LPCVD工艺在所述第一凹槽101内的第二绝缘层107上形成第一传递层104，所述第一传递层104厚度t2满足t2>w/2-t1，即第一传递层104将所述第一凹槽101填充满。在所述第二凹槽201内的第五绝缘层207上形成第二传递层204，所述第二传递层204厚度t2’满足t2’>w’/2-t1’，即第二传递层204将所述第二凹槽201填充满。
最后为保证表面的平坦，采用反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一传递层和第二传递层，仅保留第一凹槽101内的第一传递层以及第二凹槽201内的第二传递层。
步骤44、在所述第一传递层104内刻蚀形成两个第三凹槽105,106，在所述第二传递层204内刻蚀形成两个第四凹槽205,206，所述两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排列；所述两个第四凹槽205,206沿所述第二凹槽201槽长方向平行排列；
利用光刻和深反应离子刻蚀工艺在所述第一传递层104内刻蚀形成两个第三凹槽105,106，两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排 列，也即沿图中X方向平行排列。在所述第二传递层204内刻蚀形成两个第四凹槽205,206，两个第四凹槽205,206沿所述第二凹槽201槽长方向平行排列，也即沿图中Y方向平行排列。
进一步的，刻蚀部分衬底上表面的第二绝缘层，第一压阻层，形成位于第一凹槽槽长延长线上以及第一凹槽槽宽延长线上的四个台阶；以及，刻蚀部分衬底上表面的第五绝缘层，第二压阻层，形成位于第二凹槽槽长延长线上以及第一凹槽槽宽延长线上的四个台阶；刻蚀部分衬底上表面的第七绝缘层，第一力敏电阻，第二力敏电阻，第三力敏电阻，形成位于第一力敏电阻两侧，第二力敏电阻两侧，第三力敏电阻两侧的台阶。
步骤45、在所述两个第三凹槽105,106内形成第一隔离层108，所述第一隔离层108填充满所述第三凹槽105,106，所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离；在所述两个第四凹槽205,206内形成第二隔离层208，所述第二隔离层208填充满所述第四凹槽205,206，所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离；
通过氧化或者LPCVD工艺在所述第三凹槽105,106内的第一传递层104上表面形成第三绝缘层109，以及，在所述第四凹槽205,206内的第二传递层204上表面形成第六绝缘层209。然后，通过LPCVD工艺在所述第三凹槽105,106内形成第一隔离层108，所述第一隔离层108的厚度满足填充满所述第三凹槽105,106。通过LPCVD工艺在所述第四凹槽205,206内形成第二隔离层208，所述第二隔离层208的厚度满足填充满所述第四凹槽205,206。所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离。所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离。最后为保证表面的平坦，采用 反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一隔离层以及第二隔离层，仅保留第三凹槽105,106内的第一隔离层，以及第四凹槽205,206内的第二隔离层。
步骤46、在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对110位于第一凹槽槽长延长线上，所述第二电极对111位于所述第一凹槽槽宽延长线上；在所述衬底100上表面的所述第二压阻层202上形成第三电极对210，第四电极对211，所述第三电极对210位于第二凹槽槽长延长线上，所述第四电极对211位于所述第二凹槽槽宽延长线上；在所述第一力敏电阻301，第二力敏电阻302，第三力敏电阻306上方分别形成第五电极对303，第六电极对304，第七电极对307。
具体地，通过光刻并刻蚀第二绝缘层形成电极通孔第一电极通孔、第二电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对和第二电极对，分别通过第一电极通孔、第二电极通孔与所述第一压阻层连接。通过光刻并刻蚀第五绝缘层形成第三电极通孔、第四电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第二压阻层202上形成第三电极对210，第四电极对211，所述第三电极对和第四电极对，分别通过第三电极通孔、第四电极通孔与所述第二压阻层连接。通过光刻并刻蚀第七绝缘层305形成第五电极通孔、第六电极通孔、第七电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第一力敏电阻，第二力敏电阻和第三力敏电阻上形成第五电极对301，第六电极对302，第七电极对307，所述第五电极对，第六电极对，第七电极对分别通过第五电极通孔、第六电极通孔、第七电极通孔与所述第一力敏电阻301，第二力敏电阻 302，第三力敏电阻306连接。
优选地，在形成所述第一电极对110，第二电极对111，第三电极对210，第四电极对211，第五电极对301，第六电极对302，第七电极对307之前，还包括通过氧化或者积LPCVD工艺在暴露的所述第一压阻层，第一传递层，第一隔离层，所述第二压阻层，第二传递层，第二隔离层，第一力敏电阻，第二力敏电阻，第三力敏电阻表面形成表面绝缘层，以保护所述应力传感器。
需要说明的是，本发明对所述第一力敏电阻，第二力敏电阻，第三力敏电阻在所述衬底上的排列顺序不作限制。
实施例五
本发明实施例五提供了又一种应力传感器，图12为本发明实施例提供的应力传感器的结构剖面图。如图12所示，除包括实施例三所述的应力传感器的结构外，所述应力传感器还包括：
位于所述衬底100上表面的第四力敏电阻308，所述第四力敏电阻308与所述第一凹槽槽长方向的夹角为135°；位于所述第四力敏电阻308上方的第八电极对309，所述第八电极对309通过电极通孔分别与第四力敏电阻308连接。
下面详述图12中的应力传感器的工作原理，芯片5个应力分量TXZ，TYZ和TXX，TYY，TZZ的测量与上述实施例的测量原理类似，在此不作赘述，下面详细介绍应力分量TXY的测量原理。
通过第五电极对303，第六电极对304，第八电极对309，分别测量第一力敏电阻301，第二力敏电阻302，第四力敏电阻308在封装前后电阻阻值的变化，即可实现对芯片面内应力分量TXX，TYY，TXY的测量，计算公式如下：
通过上述3个方程，即可解出应力分量TXX，TYY，TXY。
本发明实施例五还提供了一种制作上述应力传感器的方法，下面，对本发明实现上述实施例提供的应力传感器的制作方法做详细说明。该应力传感器的制作方法包括：
步骤51、在衬底100内刻蚀形成第一凹槽101和第二凹槽201；
步骤52、在所述第一凹槽101内壁以及部分衬底100上表面形成第一压阻层102，在所述第二凹槽201内壁以及部分衬底100上表面形成第二压阻层202，在部分所述衬底100上表面形成第一力敏电阻301，第二力敏电阻302，第四力敏电阻308。所述第一压阻层102通过第一绝缘层103与所述衬底100隔离，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离；所述第一力敏电阻301，第二力敏电阻302，第四力敏电阻308通过第七绝缘层305与所述衬底100隔离。所述第一力敏电阻，第二力敏电阻，第四力敏电阻与所述第一凹槽槽长方向的夹角分别为0°,90°，135°；
通过氧化或者低压力化学气相沉积LPCVD工艺在所述第一凹槽101内壁以及衬底100上表面形成第一绝缘层103，在所述第二凹槽201内壁以及衬底100上表面形成第四绝缘层203，在所述部分衬底100表面形成第七绝缘层305。此时，第一凹槽槽长为L，槽宽为W，槽深为H。第二凹槽槽长，槽宽，槽深可以与所述第一凹槽相同，也可以不同。然后，通过LPCVD工艺在所述第一绝缘层103上表面形成第一压阻层102，所述第一压阻层102厚度t1满足t1<w/2，即 第一压阻层102不能完全填满所述第一凹槽101。通过LPCVD工艺在所述第四绝缘层203上表面形成第二压阻层202，所述第二压阻层202厚度t1’满足t1’<w’/2，即第二压阻层202不能完全填满所述第二凹槽201。通过LPCVD工艺在所述第七绝缘层305上表面形成第一力敏电阻301，第二力敏电阻302，第四力敏电阻308。所述第一压阻层102通过第一绝缘层103与所述衬底100隔离，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离。所述第一力敏电阻301，第二力敏电阻302，第四力敏电阻308通过第七绝缘层305与所述衬底100隔离。
步骤53、在所述第一凹槽101内形成第一传递层104，所述第一传递层104填充满所述第一凹槽101，在所述第二凹槽201内形成第二传递层204，所述第二传递层204填充满所述第二凹槽201，所述第一传递层104通过第二绝缘层107与所述第一压阻层102隔离，所述第二传递层204通过第五绝缘层207与所述第二压阻层202隔离；
通过氧化或者积LPCVD工艺在所述第一压阻层102上表面形成第二绝缘层107，在所述第二压阻层202上表面形成第五绝缘层207，然后，通过LPCVD工艺在所述第一凹槽101内的第二绝缘层107上形成第一传递层104，所述第一传递层104厚度t2满足t2>w/2-t1，即第一传递层104将所述第一凹槽101填充满。在所述第二凹槽201内的第五绝缘层207上形成第二传递层204，所述第二传递层204厚度t2’满足t2’>w’/2-t1’，即第二传递层204将所述第二凹槽201填充满。
最后为保证表面的平坦，采用反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一传递层和第二传递层，仅保留第一凹槽101内的第一传 递层以及第二凹槽201内的第二传递层。
步骤54、在所述第一传递层104内刻蚀形成两个第三凹槽105,106，在所述第二传递层204内刻蚀形成两个第四凹槽205,206，所述两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排列；所述两个第四凹槽205,206沿所述第二凹槽201槽长方向平行排列；
利用光刻和深反应离子刻蚀工艺在所述第一传递层104内刻蚀形成两个第三凹槽105,106，两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排列，也即沿图中X方向平行排列。在所述第二传递层204内刻蚀形成两个第四凹槽205,206，两个第四凹槽205,206沿所述第二凹槽201槽长方向平行排列，也即沿图中Y方向平行排列。
进一步的，刻蚀部分衬底上表面的第二绝缘层，第一压阻层，形成位于第一凹槽槽长延长线上以及第一凹槽槽宽延长线上的四个台阶；以及，刻蚀部分衬底上表面的第五绝缘层，第二压阻层，形成位于第二凹槽槽长延长线上以及第一凹槽槽宽延长线上的四个台阶；刻蚀部分衬底上表面的第七绝缘层，第一力敏电阻，第二力敏电阻，第四力敏电阻，形成位于第一力敏电阻两侧，第二力敏电阻两侧，以及第四力敏电阻两侧的台阶。
步骤55、在所述两个第三凹槽105,106内形成第一隔离层108，所述第一隔离层108填充满所述第三凹槽105,106，所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离；在所述两个第四凹槽205,206内形成第二隔离层208，所述第二隔离层208填充满所述第四凹槽205,206，所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离；
通过氧化或者LPCVD工艺在所述第三凹槽105,106内的第一传递层104上 表面形成第三绝缘层109，以及，在所述第四凹槽205,206内的第二传递层204上表面形成第六绝缘层209。然后，通过LPCVD工艺在所述第三凹槽105,106内形成第一隔离层108，所述第一隔离层108的厚度满足填充满所述第三凹槽105,106。通过LPCVD工艺在所述第四凹槽205,206内形成第二隔离层208，所述第二隔离层208的厚度满足填充满所述第四凹槽205,206。所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离。所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离。最后为保证表面的平坦，采用反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一隔离层以及第二隔离层，仅保留第三凹槽105,106内的第一隔离层，以及第四凹槽205,206内的第二隔离层。
步骤56、在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对110位于第一凹槽槽长延长线上，所述第二电极对111位于所述第一凹槽槽宽延长线上；在所述衬底100上表面的所述第二压阻层202上形成第三电极对210，第四电极对211，所述第三电极对210位于第二凹槽槽长延长线上，所述第四电极对211位于所述第二凹槽槽宽延长线上；在所述第一力敏电阻301，第二力敏电阻302，第四力敏电阻308上方分别形成第五电极对303，第六电极对304，第八电极对309。
具体地，通过光刻并刻蚀第二绝缘层形成第一电极通孔、第二电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对和第二电极对，分别通过第一电极通孔、第二电极通孔与所述第一压阻层连接。通过光刻并刻蚀第五绝缘层形成第三电极通孔、第四电极通孔，采用溅射或蒸发工艺在所述衬底100上表面 的所述第二压阻层202上形成第三电极对210，第四电极对211，所述第三电极对和第四电极对，分别通过第三电极通孔、第四电极通孔与所述第二压阻层连接。通过光刻并刻蚀第七绝缘层305形成第五电极通孔、第六电极通孔、第八电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第一力敏电阻，第二力敏电阻和第四力敏电阻上形成第五电极对301，第六电极对302，第八电极对309，所述第五电极对，第六电极对，第八电极对分别通过第五电极通孔、第六电极通孔、第八电极通孔与所述第一力敏电阻301，第二力敏电阻302，第四力敏电阻308连接。
优选地，在形成所述第一电极对110，第二电极对111，第三电极对210，第四电极对211，第五电极对301，第六电极对302，第八电极对309之前，还包括通过氧化或者积LPCVD工艺在暴露的所述第一压阻层，第一传递层，第一隔离层，所述第二压阻层，第二传递层，第二隔离层，第一力敏电阻，第二力敏电阻，第四力敏电阻表面形成表面绝缘层，以保护所述应力传感器。
需要说明的是，本发明对所述第一力敏电阻，第二力敏电阻，第四力敏电阻在所述衬底上的排列顺序不作限制。
实施例六
在上述各实施例基础上，本发明实施例六提供了一种应力传感器，图13为本发明实施例提供的应力传感器的结构剖面图。如图13所示，除包括实施例三所述的应力传感器的结构外，所述应力传感器还包括：
位于所述衬底上表面的第三力敏电阻306和第四力敏电阻308，所述第三力敏电阻306，第四力敏电阻308与所述第一凹槽槽长方向的夹角分别为 45°,135°；
位于所述第三力敏电阻306的第七电极对307和位于所述第四力敏电阻308上方的第八电极对309，所述第七电极对307，第八电极对309分别通过第七电极通孔和第八电极通孔与第三力敏电阻306，第四力敏电阻308连接。
下面详述图13中的应力传感器的工作原理，芯片5个应力分量TXZ，TYZ和TXX，TYY，TZZ的测量与上述实施例的测量原理类似，在此不作赘述，下面详细介绍应力分量TXY的测量原理。
通过第五电极对303，第六电极对304，第七电极对307，第八电极对309，分别测量第一力敏电阻301，第二力敏电阻302，第三力敏电阻306，第四力敏电阻308在封装前后电阻阻值的变化，即可实现对芯片面内应力分量TXX，TYY，TXY的测量，计算公式如下：
通过公式和公式可计算应力分量TXX，TYY；因此可得到应力分量TXY。
与上述实施例四和实施例五相比，本发明实施例对应力分量TXY的测量值更准确。
本发明实施例六还提供了一种制作上述应力传感器的方法，下面，对本发 明实现上述实施例提供的应力传感器的制作方法做详细说明。该应力传感器的制作方法包括：
步骤61、在衬底100内刻蚀形成第一凹槽101和第二凹槽201；
步骤62、在所述第一凹槽101内壁以及部分衬底100上表面形成第一压阻层102，在所述第二凹槽201内壁以及部分衬底100上表面形成第二压阻层202，在部分所述衬底100上表面形成第一力敏电阻301，第二力敏电阻302，第四力敏电阻308。所述第一压阻层102通过第一绝缘层103与所述衬底100隔离，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离；所述第一力敏电阻301，第二力敏电阻302，第三力敏电阻306，第四力敏电阻308通过第七绝缘层305与所述衬底100隔离。所述第一力敏电阻，第二力敏电阻，第三力敏电阻，第四力敏电阻与所述第一凹槽槽长方向的夹角分别为0°,90°，45°,135°；
通过氧化或者低压力化学气相沉积LPCVD工艺在所述第一凹槽101内壁以及衬底100上表面形成第一绝缘层103，在所述第二凹槽201内壁以及衬底100上表面形成第四绝缘层203，在所述部分衬底100表面形成第七绝缘层305。此时，第一凹槽槽长为L，槽宽为W，槽深为H。第二凹槽槽长，槽宽，槽深可以与所述第一凹槽相同，也可以不同。然后，通过LPCVD工艺在所述第一绝缘层103上表面形成第一压阻层102，所述第一压阻层102厚度t1满足t1<w/2，即第一压阻层102不能完全填满所述第一凹槽101。通过LPCVD工艺在所述第四绝缘层203上表面形成第二压阻层202，所述第二压阻层202厚度t1’满足t1’<w’/2，即第二压阻层202不能完全填满所述第二凹槽201。通过LPCVD工艺在所述第七绝缘层305上表面形成第一力敏电阻301，第二力敏电阻302，第 三力敏电阻306，第四力敏电阻308。所述第一压阻层102通过第一绝缘层103与所述衬底100隔离，所述第二压阻层202通过第四绝缘层203与所述衬底100隔离。所述第一力敏电阻301，第二力敏电阻302，第三力敏电阻306，第四力敏电阻308通过第七绝缘层305与所述衬底100隔离。
步骤63、在所述第一凹槽101内形成第一传递层104，所述第一传递层104填充满所述第一凹槽101，在所述第二凹槽201内形成第二传递层204，所述第二传递层204填充满所述第二凹槽201，所述第一传递层104通过第二绝缘层107与所述第一压阻层102隔离，所述第二传递层204通过第五绝缘层207与所述第二压阻层202隔离；
通过氧化或者积LPCVD工艺在所述第一压阻层102上表面形成第二绝缘层107，在所述第二压阻层202上表面形成第五绝缘层207，然后，通过LPCVD工艺在所述第一凹槽101内的第二绝缘层107上形成第一传递层104，所述第一传递层104厚度t2满足t2>w/2-t1，即第一传递层104将所述第一凹槽101填充满。在所述第二凹槽201内的第五绝缘层207上形成第二传递层204，所述第二传递层204厚度t2’满足t2’>w’/2-t1’，即第二传递层204将所述第二凹槽201填充满。
最后为保证表面的平坦，采用反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一传递层和第二传递层，仅保留第一凹槽101内的第一传递层以及第二凹槽201内的第二传递层。
步骤64、在所述第一传递层104内刻蚀形成两个第三凹槽105,106，在所述第二传递层204内刻蚀形成两个第四凹槽205,206，所述两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排列；所述两个第四凹槽205,206 沿所述第二凹槽201槽长方向平行排列；
利用光刻和深反应离子刻蚀工艺在所述第一传递层104内刻蚀形成两个第三凹槽105,106，两个第三凹槽105,106沿所述第一凹槽101槽长方向平行排列，也即沿图中X方向平行排列。在所述第二传递层204内刻蚀形成两个第四凹槽205,206，两个第四凹槽205,206沿所述第二凹槽201槽长方向平行排列，也即沿图中Y方向平行排列。
进一步的，刻蚀部分衬底上表面的第二绝缘层，第一压阻层，形成位于第一凹槽槽长延长线上以及第一凹槽槽宽延长线上的四个台阶；以及，刻蚀部分衬底上表面的第五绝缘层，第二压阻层，形成位于第二凹槽槽长延长线上以及第一凹槽槽宽延长线上的四个台阶；刻蚀部分衬底上表面的第七绝缘层，第一力敏电阻，第二力敏电阻，第三力敏电阻，第四力敏电阻，形成位于第一力敏电阻两侧，第二力敏电阻两侧，第三力敏电阻两侧以及第四力敏电阻两侧的台阶。
步骤65、在所述两个第三凹槽105,106内形成第一隔离层108，所述第一隔离层108填充满所述第三凹槽105,106，所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离；在所述两个第四凹槽205,206内形成第二隔离层208，所述第二隔离层208填充满所述第四凹槽205,206，所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离；
通过氧化或者LPCVD工艺在所述第三凹槽105,106内的第一传递层104上表面形成第三绝缘层109，以及，在所述第四凹槽205,206内的第二传递层204上表面形成第六绝缘层209。然后，通过LPCVD工艺在所述第三凹槽105,106内形成第一隔离层108，所述第一隔离层108的厚度满足填充满所述第三凹槽 105,106。通过LPCVD工艺在所述第四凹槽205,206内形成第二隔离层208，所述第二隔离层208的厚度满足填充满所述第四凹槽205,206。所述第一隔离层108通过第三绝缘层109与所述第一传递层104隔离。所述第二隔离层208通过第六绝缘层209与所述第二传递层204隔离。最后为保证表面的平坦，采用反应离子刻蚀或者化学机械抛光的方法去除衬底上表面多余的第一隔离层以及第二隔离层，仅保留第三凹槽105,106内的第一隔离层，以及第四凹槽205,206内的第二隔离层。
步骤66、在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对110位于第一凹槽槽长延长线上，所述第二电极对111位于所述第一凹槽槽宽延长线上；在所述衬底100上表面的所述第二压阻层202上形成第三电极对210，第四电极对211，所述第三电极对210位于第二凹槽槽长延长线上，所述第四电极对211位于所述第二凹槽槽宽延长线上；在所述第一力敏电阻301，第二力敏电阻302，第三力敏电阻306，第四力敏电阻308上方分别形成第五电极对303，第六电极对304，第七电极对307，第八电极对309。
具体地，通过光刻并刻蚀第二绝缘层形成第一电极通孔、第二电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第一压阻层102上形成第一电极对110，第二电极对111，所述第一电极对和第二电极对，分别通过第一电极通孔、第二电极通孔与所述第一压阻层连接。通过光刻并刻蚀第五绝缘层形成第三电极通孔、第四电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第二压阻层202上形成第三电极对210，第四电极对211，所述第三电极对和第四电极对，分别通过第三电极通孔、第四电极通孔与所述第二压阻层连 接。通过光刻并刻蚀第七绝缘层305形成电极通孔，采用溅射或蒸发工艺在所述衬底100上表面的所述第一力敏电阻，第二力敏电阻，第三力敏电阻和第四力敏电阻上形成第五电极对301，第六电极对302，第七电极对307，第八电极对309，所述第五电极对，第六电极对，第七电极对，第八电极对分别通过第五电极通孔、第六电极通孔、第七电极通孔、第八电极通孔与所述第一力敏电阻301，第二力敏电阻302，第三力敏电阻306，第四力敏电阻308连接。
优选地，在形成所述第一电极对110，第二电极对111，第三电极对210，第四电极对211，第五电极对301，第六电极对302，第七电极对307，第八电极对309之前，还包括通过氧化或者积LPCVD工艺在暴露的所述第一压阻层，第一传递层，第一隔离层，所述第二压阻层，第二传递层，第二隔离层，第一力敏电阻，第二力敏电阻，第三力敏电阻，第四力敏电阻表面形成表面绝缘层，以保护所述应力传感器。
需要说明的是，本发明对所述第一力敏电阻，第二力敏电阻，第三力敏电阻，第四力敏电阻在所述衬底上的排列顺序不作限制。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (18)
1.一种应力传感器，其特征在于，包括：
衬底，所述衬底具有第一凹槽；
第一压阻层，覆盖所述第一凹槽内壁及部分衬底上表面，所述第一压阻层通过第一绝缘层与所述衬底隔离；
第一传递层，填充满所述第一凹槽，且具有两个第三凹槽，所述两个第三凹槽沿所述第一凹槽槽长方向平行排列，所述第一传递层通过第二绝缘层与所述第一压阻层隔离；
第一隔离层，填充满所述第三凹槽，所述第一隔离层通过第三绝缘层与所述第一传递层隔离；
第一电极对及第二电极对，位于衬底上表面的所述第一压阻层上，所述第一电极对位于第一凹槽槽长延长线上，所述第二电极对位于所述第一凹槽槽宽延长线上。
2.根据权利要求1所述的应力传感器，其特征在于，所述第一电极对通过第一电极通孔与所述第一压阻层连接，所述第二电极对通过第二电极通孔与所述第一压阻层连接。
3.根据权利要求1所述的应力传感器，其特征在于，所述衬底具有第二凹槽，所述第二凹槽槽长方向垂直于所述第一凹槽槽长方向，所述应力传感器还包括：
第二压阻层，覆盖所述第二凹槽内壁及部分衬底上表面，所述第二压阻层通过第四绝缘层与所述衬底隔离；
第二传递层，填充满所述第二凹槽，且具有两个第四凹槽，所述两个第四凹槽沿所述第二凹槽槽长方向平行排列，所述第二传递层通过第五绝缘层与所述第二压阻层隔离；
第二隔离层，填充满所述第四凹槽，所述第二隔离层通过第六绝缘层与所述第二传递层隔离；
第三电极对及第四电极对，位于衬底上表面的所述第二压阻层上，所述第三电极对位于第二凹槽槽长延长线上，所述第四电极对位于所述第二凹槽槽宽延长线上。
4.根据权利要求3所述的应力传感器，其特征在于，所述第三电极对通过第三电极通孔与所述第二压阻层连接，所述第四电极对通过第四电极通孔与所述第二压阻层连接。
5.根据权利要求3所述的应力传感器，其特征在于，还包括：
位于所述衬底上表面的第一力敏电阻，第二力敏电阻，所述第一力敏电阻，第二力敏电阻与所述第一凹槽槽长方向的夹角分别为0°,90°；
位于所述第一力敏电阻上方的第五电极对，以及位于所述第二力敏电阻上方的第六电极对，所述第五电极对通过第五电极通孔与第一力敏电阻连接，所述第六电极对通过第六电极通孔与第二力敏电阻连接。
6.根据权利要求5所述的应力传感器，其特征在于，还包括：
位于所述衬底上表面的第三力敏电阻和/或第四力敏电阻，所述第一力敏电阻，第二力敏电阻与所述第一凹槽槽长方向的夹角分别为45°,135°；
位于所述第三力敏电阻的第七电极对和/或位于所述第四力敏电阻上方的第八电极对，所述第七电极对通过第七电极通孔与第三力敏电阻连接，所述第八电极对通过第八电极通孔与第四力敏电阻连接。
7.根据权利要求1-6中任一所述的应力传感器，其特征在于，所述衬底为硅片。
8.根据权利要求6所述的应力传感器，其特征在于，所述第一压阻层、第二压阻层、所述第一力敏电阻、第二力敏电阻、第三力敏电阻和第四力敏电阻为多晶硅。
9.根据权利要求1-6中任一所述的应力传感器，其特征在于，所述第一传递层、第二传递层、第一隔离层和第二隔离层为多晶硅、非晶硅，二氧化硅、氮化硅中的任意一种。
10.一种应力传感器制作方法，其特征在于，包括步骤：
在衬底内刻蚀形成第一凹槽；
在所述第一凹槽内壁以及部分衬底上表面形成第一压阻层，所述第一压阻层通过第一绝缘层与所述衬底隔离；
在所述第一凹槽内形成第一传递层，所述第一传递层填充满所述第一凹槽；
在所述第一传递层内刻蚀形成两个第三凹槽，所述两个第三凹槽沿所述第一凹槽槽长方向平行排列，所述第一传递层通过第二绝缘层与所述第一压阻层隔离；
在所述两个第三凹槽内形成第一隔离层，所述第一隔离层填充满所述第三凹槽，所述第一隔离层通过第三绝缘层与所述第一传递层隔离；
在所述衬底上表面的所述第一压阻层上形成第一电极对，第二电极对，所述第一电极对位于第一凹槽槽长延长线上，所述第二电极对位于所述第一凹槽槽宽延长线上。
11.根据权利要求10所述的制作方法，其特征在于，在所述第一压阻层上表面形成第一电极对和第二电极对之前，还包括：
光刻刻蚀第二绝缘层形成第一电极通孔和第二电极通孔，所述第一电极对通过第一电极通孔与所述第一压阻层连接，所述第二电极对通过第二电极通孔与所述第一压阻层连接。
12.根据权利要求11所述的制作方法，其特征在于，还包括：
在衬底内刻蚀形成第二凹槽，所述第二凹槽槽长方向垂直于所述第一凹槽槽长方向；
在所述第二凹槽内壁以及部分衬底上表面形成第二压阻层，所述第二压阻层通过第四绝缘层与所述衬底隔离；
在所述第二凹槽内形成第二传递层，所述第二传递层填充满所述第二凹槽；
在所述第二传递层内刻蚀形成两个第四凹槽，所述两个第四凹槽沿所述第二凹槽槽长方向平行排列，所述第二传递层通过第五绝缘层与所述第二压阻层隔离；
在所述两个第四凹槽内形成第二隔离层，所述第二隔离层填充满所述第四凹槽，所述第二隔离层通过第六绝缘层与所述第二传递层隔离；
在所述衬底上表面的所述第二压阻层上形成第三电极对，第四电极对，所述第三电极对位于第二凹槽槽长延长线上，所述第四电极对位于所述第二凹槽槽宽延长线上。
13.根据权利要求12所述的制作方法，其特征在于，在所述第二压阻层上表面形成第三电极对和第四电极对之前，还包括：
光刻刻蚀第五绝缘层形成第三电极通孔和第四电极通孔，所述第三电极对通过第三电极通孔与所述第二压阻层连接，所述第四电极对通过第四电极通孔与所述第二压阻层连接。
14.根据权利要求12所述的制作方法，其特征在于，还包括：
在所述衬底上表面形成第一力敏电阻，第二力敏电阻，所述第一力敏电阻，第二力敏电阻与所述第一凹槽槽长方向的夹角分别为0°,90°；
在所述第一力敏电阻形成第五电极对，在所述第二力敏电阻上方形成第六电极对，所述第五电极对通过第五电极通孔与所述第一力敏电阻连接，所述第六电极对通过第六电极通孔与所述第二力敏电阻连接。
15.根据权利要求14所述的制作方法，其特征在于，还包括：
在所述衬底上表面形成第三力敏电阻和/或第四力敏电阻，所述第三力敏电阻，第四力敏电阻与所述第一凹槽槽长方向的夹角分别为135°,45°；
在所述第三力敏电阻上方形成第七电极对，和/或，在所述第四力敏电阻上方形成第八电极对，所述第七电极对通过第七电极通孔与所述第三力敏电阻连接，所述第八电极对通过第八电极通孔与所述第四力敏电阻连接。
16.根据权利要求10-15中任一所述的方法，其特征在于，所述衬底为硅片。
17.根据权利要求14所述的方法，其特征在于，所述第一压阻层，第二压阻层和所述第一力敏电阻，第二力敏电阻，第三力敏电阻，第四力敏电阻为多晶硅。
18.根据权利要求10-13中任一所述的方法，其特征在于，所述第一传递层，第二传递层，以及第一隔离层，第二隔离层为多晶硅，非晶硅，二氧化硅，氮化硅中的任意一种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510073321.9A CN104819789B (zh) | 2015-02-10 | 2015-02-10 | 一种应力传感器及制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510073321.9A CN104819789B (zh) | 2015-02-10 | 2015-02-10 | 一种应力传感器及制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104819789A CN104819789A (zh) | 2015-08-05 |
| CN104819789B true CN104819789B (zh) | 2017-05-24 |
Family
ID=53730149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510073321.9A Active CN104819789B (zh) | 2015-02-10 | 2015-02-10 | 一种应力传感器及制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104819789B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106449355A (zh) * | 2015-08-06 | 2017-02-22 | 北大方正集团有限公司 | 一种沟槽电容及其制备方法 |
| CN107564890B (zh) * | 2017-08-03 | 2019-09-20 | 华进半导体封装先导技术研发中心有限公司 | 一种应力传感器结构及其制作方法 |
| EP3450947B1 (en) | 2017-09-05 | 2024-01-17 | IMEC vzw | Stress sensor for semiconductor components |
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| CN101479185A (zh) * | 2006-06-29 | 2009-07-08 | Nxp股份有限公司 | 集成单晶mems器件 |
| CN101881676A (zh) * | 2010-06-22 | 2010-11-10 | 中国科学院上海微系统与信息技术研究所 | 嵌入式单晶硅腔体的六边形硅膜压阻式压力传感器及方法 |
| CN102502479A (zh) * | 2011-11-17 | 2012-06-20 | 上海先进半导体制造股份有限公司 | 复合集成传感器结构及其制造方法 |
| CN102998037A (zh) * | 2012-09-15 | 2013-03-27 | 华东光电集成器件研究所 | 介质隔离压阻式压力传感器及其制备方法 |
-
2015
- 2015-02-10 CN CN201510073321.9A patent/CN104819789B/zh active Active
Patent Citations (6)
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Non-Patent Citations (1)
| Title |
|---|
| 压阻式金刚石压力微传感器的制作与测试;凌行等;《微细加工技术》;20030630(第02期);第69-75页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104819789A (zh) | 2015-08-05 |
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| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |