CN104810446B - 一种GaN基发光二极管外延片及其制备方法 - Google Patents

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Abstract

本发明公开了一种GaN基发光二极管外延片及其制备方法，属于半导体技术领域。所述外延片包括：衬底，和依次覆盖在所述衬底上的u型GaN层、n型GaN层、多量子阱层、以及p型GaN层，该外延片还包括：设于n型GaN层与多量子阱层之间的势垒结构层，该势垒结构层包括N层势垒结构，每层势垒结构包括：依次生长的u型GaN子层和p型GaN子层。本发明通过在n型GaN层与多量子阱层之间增设由N层势垒结构组成的势垒结构层，形成多层能量势垒，能有效降低大电流密度下n型GaN层中的电子注入多量子阱层的速率，提高了电子和空穴在多量子阱层中的复合率，进而提高了大电流密度下LED芯片的发光效率。

Description

一种GaN基发光二极管外延片及其制备方法
技术领域
本发明涉及半导体技术领域，特别涉及一种GaN基发光二极管外延片及其制备方法。
背景技术
发光二极管(Light Emitting Diode，简称“LED”)作为一种高效、绿色环保的新型固态照明光源，具有体积小、重量轻、寿命长、可靠性高及使用功耗低等优点，因而在照明领域得到了广泛的应用。现有的GaN基LED芯片结构包括衬底、缓冲层、n型GaN层、多量子阱层、p型GaN层等。
GaN基LED芯片在工作过程中，n型GaN层中产生的电子和p型GaN层中产生的空穴，在电场的作用下向多量子阱层迁移，并在多量子阱层中发生辐射复合，进而发光。目前，由于用作照明的LED芯片工作电流都较大，而大电流密度下工作的芯片发光效率都比较低，为了增加LED芯片的发光效率，主要是通过减少电子的溢漏和增加空穴的传输距离以及提高有源区的晶体质量等方法。
在实现本发明的过程中，发明人发现现有技术至少存在以下问题：
随着LED芯片工作电流的增加，电流密度随之增大，在这种大电流密度情况下，注入多量子阱层中的电子也随之增多，导致部分电子未与空穴在多量子阱层中复合而迁移至p型GaN层中，致使电子溢漏的程度增加，使得大电流密度情况下LED芯片的发光效率下降。
发明内容
为了解决现有LED芯片随着工作电流的增加，在大电流密度的情况下发光效率下降的问题，本发明实施例提供了一种GaN基发光二极管外延片及其制备方法。所述技术方案如下：
一方面，提供了一种GaN基发光二极管外延片，所述外延片包括：衬底，和依次覆盖在所述衬底上的u型GaN层、n型GaN层、多量子阱层、以及p型GaN层，所述多量子阱层包括：交替生长的InGaN阱层和GaN垒层，
所述外延片还包括：设于所述n型GaN层与所述多量子阱层之间的势垒结构层，所述势垒结构层包括N层势垒结构，每层所述势垒结构包括：依次生长的u型GaN子层和p型GaN子层，所述u型GaN子层的厚度d1的取值范围为：0nm＜d1≤50nm，所述p型GaN子层的厚度d2的取值范围为：0nm＜d2≤50nm，所述N为大于或者等于2的整数。
具体地，所述p型GaN子层为掺Mg的GaN子层，Mg源的流量F的取值范围为：0＜F≤100sccm。
具体地，所述N的取值范围为：2≤N≤20。
进一步地，所述势垒结构层的总厚度d的取值范围为：0nm＜d≤500nm。
进一步地，所述u型GaN层的厚度为1～4um；
所述n型GaN层的厚度为1～4um；
所述InGaN阱层的厚度为2.8～3.8nm；
所述GaN垒层的厚度为6nm～18nm；
所述p型GaN层的厚度为100～500nm。
另一方面，提供了一种GaN基发光二极管外延片制备方法，所述方法包括：
在衬底上依次生长u型GaN层和n型GaN层；
在所述n型GaN层上生长一层势垒结构层，所述势垒结构层包括N层势垒结构，每层所述势垒结构包括：依次生长的u型GaN子层和p型GaN子层，所述u型GaN子层的厚度d1的取值范围为：0nm＜d1≤50nm，所述p型GaN子层的厚度d2的取值范围为：0nm＜d2≤50nm，所述N为大于或者等于2的整数；
在所述势垒结构层上依次生长多量子阱层和p型GaN层，所述多量子阱层包括：交替生长的InGaN阱层和GaN垒层。
具体地，所述p型GaN子层为掺Mg的GaN子层，Mg源的流量F的取值范围为：0＜F≤100sccm。
具体地，所述N的取值范围为：2≤N≤20。
进一步地，所述N层依次生长的u型GaN子层和p型GaN子层的总厚度d的取值范围为：0nm＜d≤500nm。
进一步地，所述势垒结构层的生长温度均为1100～1200℃。
本发明实施例提供的技术方案带来的有益效果是：
通过在n型GaN层与多量子阱层之间增设由多层势垒结构组成的势垒结构层，形成多层能量势垒，能有效降低大电流密度下n型GaN层中的电子注入多量子阱层的速率，进而增加p型GaN层的空穴的迁移距离，增加了多量子阱层中空穴的注入率，提高了电子和空穴在多量子阱层中的复合率，同时也能减少因部分电子迁移至p型GaN层而产生的溢漏，进而提高了大电流密度下LED芯片的发光效率。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一提供的一种GaN基发光二极管外延片的结构示意图；
图2是本发明实施例二提供的一种GaN基发光二极管外延片制备方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一
本发明实施例提供了一种GaN基发光二极管外延片，适用于蓝绿光波的GaN基LED，参见图1，该外延片包括：衬底100，和依次覆盖在衬底100上的u型GaN层101、n型GaN层102、多量子阱层104、以及p型GaN层105，该多量子阱层104包括：交替生长的InGaN阱层114和GaN垒层124。
该外延片还包括：设于n型GaN层102与多量子阱层104之间的势垒结构层103，该势垒结构层103为N层势垒结构，每层势垒结构包括：依次生长的u型GaN子层113和p型GaN子层123，u型GaN子层113的厚度d1的取值范围可以为：0nm＜d1≤50nm，p型GaN子层123的厚度d2的取值范围可以为：0nm＜d2≤50nm，N为大于或者等于2的整数。
具体地，p型GaN子层123可以为掺Mg的GaN子层，Mg源的流量F的取值范围为：0＜F≤100sccm。
在本实施例中，Mg源的流量是指制备p型GaN子层123时，通入Mg源的流量。
具体地，N的取值范围可以为：2≤N≤20，即N可以取2≤N≤20范围内的任一正整数。优选地，N的取值范围可以为：3≤N≤8。
进一步地，电子阻挡层103的总厚度d的取值范围可以为：0nm＜d≤500nm。
进一步地，u型GaN层101的厚度为1～4um(优选2um)，n型GaN层102的厚度为1～4um(优选2um)，InGaN阱层114的厚度为2.8～3.8nm(优选为3～3.5nm)，GaN垒层124的厚度为6nm～18nm(优选为10～15nm)，p型GaN层105的厚度为100～500nm(优选200nm)。
本发明实施例通过在n型GaN层与多量子阱层之间增设由多层势垒结构组成的势垒结构层，形成多层能量势垒，能有效降低大电流密度下n型GaN层中的电子注入多量子阱层的速率，进而增加p型GaN层中空穴的迁移距离，增加了多量子阱层中空穴的注入率，进而提高了电子和空穴在多量子阱层中的复合率，同时也能减少因部分电子迁移至p型GaN层而产生的溢漏，进而提高了大电流密度下LED芯片的发光效率，此外，随着大电流密度下LED芯片发光效率的提高，在保持LED芯片总的发光量不变的情况下，LED芯片面积可以进一步减少，进而可以进一步降低了LED芯片的成本。
实施例二
本发明实施例提供了一种GaN基发光二极管外延片制备方法，适用于蓝绿光波的GaN基LED，参见图2，该方法包括：
步骤S201，在衬底上依次生长u型GaN层和n型GaN层。
在本实施例中，衬底可以为蓝宝石衬底。
步骤S202，在n型GaN层上生长一层势垒结构层，该势垒结构层包括N层势垒结构，每层势垒结构包括：依次生长的u型GaN子层和p型GaN子层，该u型GaN子层的厚度d1的取值范围为：0nm＜d1≤50nm，该p型GaN子层的厚度d2的取值范围为：0nm＜d2≤50nm，N为大于或者等于2的整数。
具体地，p型GaN子层可以为掺Mg的GaN子层，Mg源的流量F的取值范围为：0＜F≤100sccm。
在本实施例中，Mg源的流量是指制备p型GaN子层时，通入Mg源的流量。
具体地，N的取值范围可以为：2≤N≤20。
进一步地，N层依次生长的u型GaN子层和p型GaN子层的总厚度d的取值范围可以为：0nm＜d≤500nm。
进一步地，u型GaN子层和p型GaN子层的生长温度均为1100～1200℃。
步骤S203，在势垒结构层上依次生长多量子阱层和p型GaN层，该多量子阱层包括：交替生长的InGaN阱层和GaN垒层。
在本实施例中，步骤S201～S203可以通过以下方式实现：
将放置在石墨盘中蓝宝石衬底送入反应腔中，并加热反应腔至1000～1100℃，增大反应腔内压强至500torr，对蓝宝石衬底进行5min的预处理；
加热反应腔至1100～1200℃，降低反应腔内压强至200torr，在蓝宝石衬底上生长一层1～4um(优选2um)厚不掺杂的GaN层；
保持反应腔内温度为1100～1200℃，保持压力反应腔内压强为200torr，在不掺杂的GaN层上生长一层1～4um(优选2um)厚掺Si的n型GaN层；
保持反应腔内温度为1100～1200℃，保持压力反应腔内压强为200torr，在n型GaN层上生长由2～20层势垒结构组成的势垒结构层，其中，每层势垒结构包括：依次生长的0nm～50nm(不包括0nm)厚的u型GaN子层和0nm～50nm(不包括0nm)厚的p型GaN子层；
保持压力反应腔内压强为200torr，同时降低反应腔内温度，在电子阻挡层上生长一层多量子阱层，该多量子阱层包括2～15个InGaN阱层、和2～15个与InGaN阱层交替生长的GaN垒层，其中，InGaN阱层的厚度为2.8～3.8nm(优选为3～3.5nm)，生长温度为750～780℃；GaN垒层的厚度为6nm～18nm(优选为10～15nm)，生长温度为900℃；
加热反应腔至940～970℃，保持压力反应腔内压强为200torr，在多量子阱层上生长一层100～500nm(优选200nm)厚的掺Mg的p型GaN层。
本发明实施例通过在n型GaN层与多量子阱层之间增设由多层势垒结构组成的势垒结构层，形成多层能量势垒，能有效降低大电流密度下n型GaN层中的电子注入多量子阱层的速率，进而增加p型GaN层中空穴的迁移距离，增加了多量子阱层中空穴的注入率，进而提高了电子和空穴在多量子阱层中的复合率，同时也能减少因部分电子迁移至p型GaN层而产生的溢漏，进而提高了大电流密度下LED芯片的发光效率，此外，随着大电流密度下LED芯片发光效率的提高，在保持LED芯片总的发光量不变的情况下，LED芯片面积可以进一步减少，进而可以进一步降低了LED芯片的成本。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种GaN基发光二极管外延片，所述外延片包括：衬底(100)，和依次覆盖在所述衬底(100)上的u型GaN层(101)、n型GaN层(102)、多量子阱层(104)、以及p型GaN层(105)，所述多量子阱层(104)包括：交替生长的InGaN阱层(114)和GaN垒层(124)，
其特征在于，所述外延片还包括：设于所述n型GaN层(102)与所述多量子阱层(104)之间的势垒结构层(103)，所述势垒结构层(103)包括N层势垒结构，每层所述势垒结构包括：依次生长的u型GaN子层(113)和p型GaN子层(123)，所述u型GaN子层(113)的厚度d1的取值范围为：0nm＜d1≤50nm，所述p型GaN子层(123)的厚度d2的取值范围为：0nm＜d2≤50nm，所述N为大于或者等于2的整数，所述p型GaN子层(123)为掺Mg的GaN子层，Mg源的流量F的取值范围为：0＜F≤100sccm。
2.根据权利要求1所述的外延片，其特征在于，所述N的取值范围为：2≤N≤20。
3.根据权利要求2所述的外延片，其特征在于，所述势垒结构层(103)的总厚度d的取值范围为：0nm＜d≤500nm。
4.根据权利要求1-3任一项所述的外延片，其特征在于，所述u型GaN层(101)的厚度为1～4um；
所述n型GaN层(102)的厚度为1～4um；
所述InGaN阱层(114)的厚度为2.8～3.8nm；
所述GaN垒层(124)的厚度为6nm～18nm；
所述p型GaN层(105)的厚度为100～500nm。
5.一种GaN基发光二极管外延片制备方法，其特征在于，所述方法包括：
在衬底上依次生长u型GaN层和n型GaN层；
在所述n型GaN层上生长一层势垒结构层，所述势垒结构层包括N层势垒结构，每层所述势垒结构包括：依次生长的u型GaN子层和p型GaN子层，所述u型GaN子层的厚度d1的取值范围为：0nm＜d1≤50nm，所述p型GaN子层的厚度d2的取值范围为：0nm＜d2≤50nm，所述N为大于或者等于2的整数；
在所述势垒结构层上依次生长多量子阱层和p型GaN层，所述多量子阱层包括：交替生长的InGaN阱层和GaN垒层，所述p型GaN子层为掺Mg的GaN子层，Mg源的流量F的取值范围为：0＜F≤100sccm。
6.根据权利要求5所述的方法，其特征在于，所述N的取值范围为：2≤N≤20。
7.根据权利要求6所述的方法，其特征在于，所述势垒结构层的总厚度d的取值范围为：0nm＜d≤500nm。
8.根据权利要求5-7任一项所述的方法，其特征在于，所述u型GaN子层和所述p型GaN子层的生长温度均为1100～1200℃。
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