CN104796203A - 基于iso/iec 18092协议的射频一致性仿真测试系统 - Google Patents

Abstract

本发明公开了一种基于ISO/IEC 18092协议的射频一致性仿真测试系统。该系统包括硬件部分和软件部分，硬件部分包括通过总线连接的主控器、下变频器、中频收发器、上变频器，以及分别与下变频器、上变频器连接的三层板接收天线、发射天线；软件部分包括上层HOST部分和FPGA部分；上层HOST部分包括用户界面模块、硬件配置模块和测试模块，用户界面模块用于设置测试系统的参数，硬件配置模块用于对硬件部分进行初始化的配置、工作参数的选定和仪器的关闭，测试模块用于对待测标签的射频参数设置、一致性测试；FPGA部分用于进行命令的发送，接收目标的应答信号并进行解析，其包括数据链路层、物理层发射机和物理层接收机。本发明可有效实现ISO/IEC 18092协议的射频一致性仿真测试。

Description

基于ISO/IEC 18092协议的射频一致性仿真测试系统

技术领域

本发明涉及一种射频一致性仿真测试系统，尤其涉及一种基于ISO/IEC 18092协议的射频一致性仿真测试系统，属于射频测试技术领域。

背景技术

RFID全称为射频识别（Radio Frequency Identification），是一种利用射频技术实现的非接触式自动识别技术^][。RFID标签具有体积小、读写速度快、形状多样、使用寿命长、可重复使用、存储容量大、能穿透非导电性材料等特点，结合射频读写器可以实现多目标的识别和信息的交互，进一步与互联网技术相结合还可以实现全球范围内物品的跟踪与多类信息的共享。RFID技术现已应用于物流、制造、公共信息服务等各种行业。

NFC（Near Field Communication）是近距离无线通讯技术，可以看作RFID技术在应用方面的扩展，在技术上并没有太大区分。NFC由飞利浦公司和索尼公司共同开发的一种非接触式识别和互联技术，可以在移动设备、消费类电子产品、PC和智能控件工具间进行近距离无线通信。NFC提供了一种简单、触控式的解决方案，可以让消费者简单直观地交换信息、访问内容与服务，具有非常广阔的发展空间。

测试技术作为人类认识和改造客观世界的一种必需手段，正在各方面发挥这越来越重要的影响，测试水平的高低在某种程度上反映了生产力的水平。在RFID和NFC产品实际应用前，对其进行相关测试，可以为生产各环节提供参考依据，为产品的设计方案提供直观指导，从而不断地推动技术、产业和应用的不断发展。但是，由于目前众多的国内外厂商侧重于RFID和NFC关键技术的研究和商业推广，忽略了相应测试环节的重要性，测试技术的发展还远远落后于本身技术的发展。因此对RFID和NFC测试技术的研究成为了其应用发展的重要环节。

ISO/IEC 18092协议是NFC协议的一种，它规定了工作频率为13.56MHz的NFC系统在106kbit/s、212 kbit/s和424 kbit/s三种速率下与对应标签通信的技术和相关参数，协议内容包括帧格式、命令内容、编码、调制及标签状态跳转等。目前市场上尚未发现能够全面覆盖ISO/IEC 18092协议要求的射频测试系统。

发明内容

本发明所要解决的技术问题在于克服现有技术不足，提供一种基于ISO/IEC 18092协议的射频一致性仿真测试系统，具有严格符合协议要求、测试方法精炼、测试内容丰富和稳定的优点。

本发明具体采用以下技术方案解决上述技术问题：

基于ISO/IEC 18092协议的射频一致性仿真测试系统，包括硬件部分和软件部分，所述硬件部分包括通过总线连接的主控器、下变频器、中频收发器、上变频器，以及分别与下变频器、上变频器连接的三层板接收天线、三层板发射天线；所述软件部分包括上层HOST部分和FPGA部分；上层HOST部分包括用户界面模块、硬件配置模块和测试模块，用户界面模块用于设置测试系统的参数，硬件配置模块用于对硬件部分进行初始化的配置、工作参数的选定和仪器的关闭，测试模块用于对待测标签的射频参数设置、一致性测试；FPGA部分用于进行命令的发送，接收目标的应答信号并进行解析，其包括数据链路层、物理层发射机和物理层接收机。

优选地，所述物理层发射机采用状态机模式进行编码，包括Idle、Head、Signal、Tail和PowerOff这五个状态：Idle状态就是发射之前的等待状态，如果数据链路层有数据发送，这时候状态就会跳转到Head；在Head状态，发射机会持续的发送一段个数由上层HOST传递来的高电平，当达到了所规定的电平数之后，状态跳转到Signal；Signal状态的主要任务就是对信号进行组帧、编码和速率调整，从数据链路层传来的数据字节，在这个状态中按照ISO/IEC 18092协议的规定加入相应速率的头部和尾部，并进行相关编码，当尾部的最后一个比特发完，状态就会跳转到Tail；在Tail状态，发射机仍然会持续发送一段由HOST传来的高电平，用来给标签提供能量，标签返回的信号也会叠加在这段电平上，发送结束后进入PowerOff状态；在PowerOff状态发射机并不做任何工作，而是不断检测是否还有数据需要发射，如是，发射机继续保持在PowerOff状态，如否，且高电平持续时间大于预设的接收等待时间，则发射机重新返回Idle状态以等待传输其他命令，同时通知接收机和数据链路层准备进行响应数据的接收。

优选地，所述物理层接收机包括IQ数据接收模块和解码模块，所述解码模块采用状态机的编码机制，共有WAIT、CALHIGH、SKIPHIGH、DECODE、VERIFY和BINARY2BYTE这6个状态：接收机最初会处在WAIT状态，此时接收机的任务是监听发射机的状态，在发射机的命令帧结束发送之后，接收机开始工作，跳转到CALHIGH状态；CALHIGH状态下接收机主要任务是采样高电平的幅度值，当预设的采样数完成后则跳入SKIPHIGH状态；KIPHIGH状态用于跳过采样高电平之后和响应信号开始之间的那段高电平信号，当返回信号的信号能量比CALHIGH状态下的能量低时，则跳转到DECODE状态；DECODE状态下，接收机将接收到的已编码信号解码成原始信号；解码完成后，跳入VERIFY状态，接收机在VARIFY状态完成的主要工作是将信号在这一状态内进行初步验证；信号验证完毕跳入BINARY2BYTE状态，BINARY2BYTE状态下接收机的主要工作就是将比特数据流8个一组由比特位转换成字节，并传给数据链路层做进一步的分析；转换完毕后接收机重新回到WAIT状态。

优选地，所述数据链路层采用状态机的编码机制，共有IDLE、WRITE、WAIT和TRANSLATE四个状态：数据链路层的初始状态为IDLE，上层HOST传来信息之后，数据链路层就会跳转到WRITE状态；WRITE状态下数据链路层的工作是进行数据部分的组合，在数据组合完毕后通知发射机可以进行发射，并且状态跳转到WAIT；WAIT状态下数据链路层的主要工作是监听接收机的状态，如响应时间超时，则数据链路层自动返回IDLE状态，在没有超时的情况下，如果传到接收机有已接收并解码的数据，且接收机处在WAIT状态，则数据链路层的状态跳到TRANSLATE；在TRANSLATE状态数据链路层的主要任务是对协议进行解析，在分析接收机传递来的信号之前，对传来信号的字节数与发送命令应得响应的数据字节数进行比对，如果二者不相等，则在释放全部数据之后，数据链路层直接跳回IDLE状态，并通知上层HOST，如果字节数相等，那么数据链路层将会按照字节依次取出数据，并对其进行协议的解析；当所有字节解析完毕，数据链路层的状态就会跳回IDLE。

相比现有技术，本发明具有以下有益效果：

本发明完整实现了ISO/IEC 18092通信协议。由于应用现状，市场上目前的NFC射频测试系统并不会完整的将ISO/IEC 18092协议实现出来，一般只支持单个速率，本发明完整的将ISO/IEC 18092协议规定的三种速率不同帧格式内容完全呈现，并且命令覆盖完整。

本发明使用NI公司的PXIe模块化板卡完成，开发语言使用LabVIEW FPGA和LabVIEW，有别于传统的FPGA开发语言，更易掌握，逻辑直观，代码编译时间更短，开发周期较利用传统FPGA的开发周期更短。

本发明对物理层一致性测试的覆盖内容非常完整，包括整体时域波形、联合时频分析、发送/接收信号的测试图（包括相位图、星座图、荧光图、频谱密度图和频谱掩膜）和发送/接收信号的脉冲分析（包括发送命令和接收命令的脉冲上升/下降沿测试、脉冲周期分析和脉冲幅度分析）共18幅图，还包括调制深度在内的相关波形参数。

附图说明

图1为具体实施方式中本发明射频一致性仿真测试系统的硬件架构；

图2为具体实施方式中本发明射频一致性仿真测试系统的软件架构；

图3为具体实施方式中本发明射频一致性仿真测试系统的发射机编码流程图；

图4为具体实施方式中本发明射频一致性仿真测试系统的接收机编码流程图；

图5为具体实施方式中本发明射频一致性仿真测试系统的数据链路层编码流程图。

具体实施方式

下面结合附图对本发明的技术方案进行详细说明：

本发明基于ISO/IEC 18092协议的射频一致性仿真测试系统，包括硬件部分和软件部分，所述硬件部分包括通过总线连接的主控器、下变频器、中频收发器、上变频器，以及分别与下变频器、上变频器连接的三层板接收天线、三层板发射天线；所述软件部分包括上层HOST部分和FPGA部分；上层HOST部分包括用户界面模块、硬件配置模块和测试模块，用户界面模块用于设置测试系统的参数，硬件配置模块用于对硬件部分进行初始化的配置、工作参数的选定和仪器的关闭，测试模块用于对待测标签的射频参数设置、一致性测试；FPGA部分用于进行命令的发送，接收目标的应答信号并进行解析，其包括数据链路层、物理层发射机和物理层接收机。

为了便于公众理解本发明技术方案，下面以一个具体实施例来对本发明技术方案进行详细说明。

图1显示了本实施例的射频一致性仿真测试系统的硬件架构。如图1所示，本实施例中采用PXIe模块化仪器进行开发，模块之间的数据通过PXIe总线背板进行传输和共享。本实施例中的硬件部分包括四个模块，分别为：PXIe-8115主控器、PXI-5600下变频器、PXIe-5641R中频收发器和PXI-5610上变频器。四个模块分别集成为四块板卡，插在PXIe-1062Q机箱上。本实施例中的接收天线和发射天线均采用三层板天线，其中中间一层为发送平板天线，上下两层则分别为差分接收天线。

NI PXIe-8115主控器主要为软件运行提供硬件平台，使用时，程序在主控器内进行编译，然后通过PXIe总线背板与其他各个模块进行交互。在发射命令时，发送信号从主控器流入总线，经过中频收发板卡PXIe-5641R对信号进行滤波、混频和数模转换，然后通过上变频板卡PXI-5610将发射命令由中频转至射频，再通过三层板天线发射出去；在接收信号时，三层板天线首先将目标返回信号接收下来，进入下变频板卡PXI-5600由射频转至中频，再经过中频手法板卡PXIe-5641R进行模数转换、抽取、滤波和锁相，变成基带信号通过总线背板传入主控器作进一步分析。

图2显示了本实施例的射频一致性仿真测试系统的软件架构。如图2所示，系统整体软件架构分为两个部分：上层HOST部分和FPGA部分。上层HOST部分由LabVIEW语言开发完成，分为用户界面模块、硬件配置模块和测试模块。通过用户界面模块，用户可以设置测试系统的参数，如命令内容、速率选择、硬件参数配置等等；硬件配置模块为硬件仪器的各个板卡进行初始化的配置、工作参数的选定和仪器的关闭；测试模块则负责对标签的射频参数设置、一致性测试等。原型机的FPGA模块主要进行命令的发送，接收目标的应答信号并进行解析。FPGA模块使用LabVIEW FPGA语言开发完成，它编码的具体内容与ISO/IEC 18092协议内容紧密相关。FPGA部分主要分为数据链路层、物理层发射机和接收机，结合模块化仪器的中频收发器板卡和上下变频板卡可以完成信号的发射和采集。

在发送命令时，底层的FPGA将要发送的内容封装成帧，在顶层FPGA中对信号进行调制并经过DUC/DAC通过AO端口发送出去，再经过上变频处理通过天线发送出去。目标端接收到命令后返回相应的响应，经天线接收，先经过下变频器处理转换为中频信号，然后经过ADC/DDC抽取和滤波等环节，得到IQ数据并在FPGA模块加以解析。

本实施例中的数据链路层、物理层发射机和物理层接收机均采用状态机模式进行编码，具有实现简单的优点，下面分别对其进行说明。

图3显示了本实施例射频一致性仿真测试系统的发射机编码流程。如图3所示，发射机采用状态机模式进行编码，涉及到Idle、Head、Signal、Tail和PowerOff这五个自定义状态。Idle状态就是发射之前的等待状态，如果数据链路层有数据发送，也就是FIFO内部的数据数量大于0，这时候状态就会跳转到Head；在Head状态，发射机会持续的发送一段个数由上层HOST传递来的高电平。它的作用是模仿起始端的上电状态，此时磁场刚刚初始化，Head状态可以保证磁场的持续激励，当达到了HOST所规定的电平数之后，状态跳转到Signal；Signal状态的主要任务就是对信号进行组帧、编码和速率调整，从数据链路层传来的数据字节，在这个状态中按照ISO/IEC 18092协议的规定加入相应速率的头部和尾部，并进行相关编码，当尾部的最后一个比特发完，状态就会跳转到Tail；在Tail状态，仍然会持续发送一段由HOST传来的高电平，用来给标签提供能量，标签返回的信号也会叠加在这段电平上，发送结束后进入PowerOff状态；在PowerOff状态发射机并不做任何工作，而是不断检测发射FIFO是否还有数据，如果FIFO还有数据，则证明命令帧没有发送完毕，发射机继续保持在PowerOff状态；若命令帧发射完毕，且高电平持续时间大于用户规定接收等待时间，这时候发射机就可以重新返回Idle状态以等待传输其他命令，同时通知接收机和数据链路层准备进行响应数据的接收。

图4显示了本实施例射频一致性仿真测试系统的接收机编码流程。如图4所示，接收机采用状态机的编码机制，共有WAIT、CALHIGH、SKIPHIGH、DECODE、VERIFY和BINARY2BYTE这6个自定义状态。接收机最初会处在WAIT状态，接收机的任务是监听发射机的状态。在发射机的最后一个状态PowerOff，当命令帧结束发送之后，全局变量RX_Ready变为“True”，这时接收机开始工作，跳转到CALHIGH状态；CALHIGH状态接收机主要计算高电平的幅度值，在接收到帧响应的数据之前，系统会维持高电平，计算这段高电平的幅值可以用于下一个状态判断是否已经开始接收应答响应，我们这里取256个点计算高电平的平均值，当256个点平均能量计算完毕，系统就会跳入SKIPHIGH状态；SKIPHIGH状态用于跳过计算高电平之后和响应信号开始之间的那段高电平信号，当由于返回信号因为负载调制而产生下降沿时信号能量会比CALHIGH状态计算出的能量低时，就会跳转到DECODE状态；DECODE状态完成了接收机的核心任务，将接收到的以编码信号恢复成原始信号，这一模块的设计是根据返回信号的特点而设计的，如果返回信号比特为0，那么信号的形态表示为“0.5倍比特持续时间的负载调制+0.5倍比特持续时间的高电平”；如果返回信号的比特为“1”，那么信号的形态表示为“0.5倍比特持续时间的高电平+0.5比特持续时间的负载调制”，如果在两个连续的比特持续时间之内，高电平保持了一个比特持续时间，那么当前这两位可以解码为“01”；如果高电平保持了0.5个比特持续时间，如果该时间之前副载波调制的时间持续了一比特，那么当前比特可以解码为0；如果该时间之前副载波调制也持续了0.5个比特，那么当前比特与前一比特相同，解码完成后，跳入VERIFY状态；VARIFY状态完成的主要工作是将信号在这一状态内进行初步验证。106kbit/s速率信号在此状态进行奇偶校验位的初步验证，验证完毕跳入BINARY2BYTE状态，由于不存在奇偶校验位212kbit/s和424kbit/s速率信号则直接跳过这一状态；BINARY2BYTE状态的主要工作就是将比特数据流8个一组由比特位转换成字节，并传给数据链路层做进一步的分析，转换完毕后重新回到WAIT状态。

图5显示了本实施例射频一致性仿真测试系统的数据链路层编码流程。如图5所示，数据链路层同样采用状态机的编码机制，共有IDLE、WRITE、WAIT和TRANSLATE四个自定义状态。数据链路层的初始状态为IDLE，上层HOST传来发送命令、命令内容以及速率等信息之后，数据链路层就会跳转到WRITE状态；WRITE状态下数据链路层的工作是进行数据部分的组合，当上层HOST传来要发送的命令之后，命令帧的数据部分按照顺序传送到FIFO中，传送完毕后通知发射机可以进行发射，并且状态跳转到WAIT；WAIT状态的主要工作是监听接收机的状态，如响应时间超时，则数据链路层自动返回IDLE状态，也就是说没有目标端对发出的命令进行回应，在没有超时的情况下，如果传到接收机FIFO有数据，且接收机处在WAIT状态，就说明接收机已经接收并对响应命令进行了解码，这时候数据链路层的状态跳到TRANSLATE；在TRANSLATE状态数据链路层的主要任务就是对协议进行解析，在分析接收机传递来的信号之前，对传来信号的字节数与发送命令应得响应的数据字节数进行比对，如果二者不相等，说明这个帧出现了错误，在释放了FIFO中的全部数据之后，数据链路层直接跳回IDLE状态，并通知上层HOST。如果字节数相等，那么数据链路层将会按照字节依次从FIFO取出，并对应于符合协议规定的应得响应进行协议的解析。当所有字节解析完毕，数据链路层的状态就会跳回IDLE。

本发明完整覆盖了ISO/IEC 18092协议所规定所有内容，可获得包括整体时域波形、联合时频分析、发送/接收信号的测试图（包括相位图、星座图、荧光图、频谱密度图和频谱掩膜）和发送/接收信号的脉冲分析（包括发送命令和接收命令的脉冲上升/下降沿测试、脉冲周期分析和脉冲幅度分析）等测试内容，以及包括调制深度在内的相关波形参数。其中，荧光图是同类射频测试产品所不具备的测试内容，本发明通过将IQ两路数据提取出来，算出最大最小值，然后再做归一化处理得到。

Claims (7)

1.基于ISO/IEC 18092协议的射频一致性仿真测试系统，包括硬件部分和软件部分，其特征在于，所述硬件部分包括通过总线连接的主控器、下变频器、中频收发器、上变频器，以及分别与下变频器、上变频器连接的三层板接收天线、三层板发射天线；所述软件部分包括上层HOST部分和FPGA部分；上层HOST部分包括用户界面模块、硬件配置模块和测试模块，用户界面模块用于设置测试系统的参数，硬件配置模块用于对硬件部分进行初始化的配置、工作参数的选定和仪器的关闭，测试模块用于对待测标签的射频参数设置、一致性测试；FPGA部分用于进行命令的发送，接收目标的应答信号并进行解析，其包括数据链路层、物理层发射机和物理层接收机。

2.如权利要求1所述射频一致性仿真测试系统，其特征在于，主控器、下变频器、中频收发器、上变频器通过PXIe总线连接。

3.如权利要求2所述射频一致性仿真测试系统，其特征在于，所述主控器为PXIe-8115主控器，下变频器为PXI-5600下变频器，中频收发器为PXIe-5641R中频收发器，上变频器为PXI-5610上变频器。

4.如权利要求3所述射频一致性仿真测试系统，其特征在于，主控器、下变频器、中频收发器、上变频器集成于PXIe-1062Q机箱中。

5.如权利要求1所述射频一致性仿真测试系统，其特征在于，所述物理层发射机采用状态机模式进行编码，包括Idle、Head、Signal、Tail和PowerOff这五个状态：Idle状态就是发射之前的等待状态，如果数据链路层有数据发送，这时候状态就会跳转到Head；在Head状态，发射机会持续的发送一段个数由上层HOST传递来的高电平，当达到了所规定的电平数之后，状态跳转到Signal；Signal状态的主要任务就是对信号进行组帧、编码和速率调整，从数据链路层传来的数据字节，在这个状态中按照ISO/IEC 18092协议的规定加入相应速率的头部和尾部，并进行相关编码，当尾部的最后一个比特发完，状态就会跳转到Tail；在Tail状态，发射机仍然会持续发送一段由HOST传来的高电平，用来给标签提供能量，标签返回的信号也会叠加在这段电平上，发送结束后进入PowerOff状态；在PowerOff状态发射机并不做任何工作，而是不断检测是否还有数据需要发射，如是，发射机继续保持在PowerOff状态，如否，且高电平持续时间大于预设的接收等待时间，则发射机重新返回Idle状态以等待传输其他命令，同时通知接收机和数据链路层准备进行响应数据的接收。

6.如权利要求1所述射频一致性仿真测试系统，其特征在于，所述物理层接收机包括IQ数据接收模块和解码模块，所述解码模块采用状态机的编码机制，共有WAIT、CALHIGH、SKIPHIGH、DECODE、VERIFY和BINARY2BYTE这6个状态：接收机最初会处在WAIT状态，此时接收机的任务是监听发射机的状态，在发射机的命令帧结束发送之后，接收机开始工作，跳转到CALHIGH状态；CALHIGH状态下接收机主要任务是采样高电平的幅度值，当预设的采样数完成后则跳入SKIPHIGH状态；KIPHIGH状态用于跳过采样高电平之后和响应信号开始之间的那段高电平信号，当返回信号的信号能量比CALHIGH状态下的能量低时，则跳转到DECODE状态；DECODE状态下，接收机将接收到的已编码信号解码成原始信号；解码完成后，跳入VERIFY状态，接收机在VARIFY状态完成的主要工作是将信号在这一状态内进行初步验证；信号验证完毕跳入BINARY2BYTE状态，BINARY2BYTE状态下接收机的主要工作就是将比特数据流8个一组由比特位转换成字节，并传给数据链路层做进一步的分析；转换完毕后接收机重新回到WAIT状态。

7.如权利要求1所述射频一致性仿真测试系统，其特征在于，所述数据链路层采用状态机的编码机制，共有IDLE、WRITE、WAIT和TRANSLATE四个状态：数据链路层的初始状态为IDLE，上层HOST传来信息之后，数据链路层就会跳转到WRITE状态；WRITE状态下数据链路层的工作是进行数据部分的组合，在数据组合完毕后通知发射机可以进行发射，并且状态跳转到WAIT；WAIT状态下数据链路层的主要工作是监听接收机的状态，如响应时间超时，则数据链路层自动返回IDLE状态，在没有超时的情况下，如果传到接收机有已接收并解码的数据，且接收机处在WAIT状态，则数据链路层的状态跳到TRANSLATE；在TRANSLATE状态数据链路层的主要任务是对协议进行解析，在分析接收机传递来的信号之前，对传来信号的字节数与发送命令应得响应的数据字节数进行比对，如果二者不相等，则在释放全部数据之后，数据链路层直接跳回IDLE状态，并通知上层HOST，如果字节数相等，那么数据链路层将会按照字节依次取出数据，并对其进行协议的解析；当所有字节解析完毕，数据链路层的状态就会跳回IDLE。