CN104795375A - 半导体堆叠结构及其制造方法 - Google Patents

Abstract

本发明公开一种半导体堆叠结构及其制造方法。半导体堆叠结构，包括第一半导体基板、第二半导体基板、介电层、沟槽、通孔、与导电结构。第一半导体基板包括第一基板部分与第一导电层位于第一基板部分的主动面上。第二半导体基板包括第二基板部分与第二导电层位于第二基板部分的主动面上。介电层配置在第一导电层与第二导电层之间。沟槽贯穿第二基板部分并露出第二导电层。通孔贯穿介电层并露出第一导电层。通孔位于沟槽的下方并连通沟槽。导电结构具有填充沟槽的上部分与填充通孔的下部分。上部分的相对侧表面超过下部分的相对侧表面。

Description

半导体堆叠结构及其制造方法

技术领域

本发明是有关于一种半导体堆叠结构及其制造方法。

背景技术

在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。由于装置临界尺寸已经降低到技术的极限，因此设计者们开发一种提高装置密度的方法使用三维堆叠结构。

发明内容

根据一实施例，提出一种半导体堆叠结构，包括一第一半导体基板、一第二半导体基板、一介电层、一沟槽、一通孔、与一导电结构。第一半导体基板包括一第一基板部分与一第一导电层位于第一基板部分的一主动面上。第二半导体基板包括一第二基板部分与一第二导电层位于第二基板部分的一主动面上。介电层配置在第一导电层与第二导电层之间。沟槽贯穿第二基板部分并露出第二导电层。通孔贯穿介电层并露出第一导电层。通孔位于沟槽的下方并连通沟槽。导电结构具有填充沟槽的一上部分与填充通孔的一下部分。上部分的相对侧表面超过下部分的相对侧表面。

根据另一实施例，提出一种半导体堆叠结构，包括一第一半导体基板、一第二半导体基板、数个电路区域、与一监测区域。第一半导体基板包括一第一基板部分与一第一导电层位于第一基板部分的一主动面上。第二半导体基板包括一第二基板部分与一第二导电层位于第二基板部分的一主动面上。第一半导体基板与第二半导体基板以主动面互相面对的位向堆叠。监测区域配置在电路区域之间，并包括一导电结构电性连接至第一导电层及/或第二导电层，并露出于第二基板部分的一背表面。

根据又另一实施例，提出一种半导体堆叠结构，包括一第一半导体基板、一第二半导体基板、与一电路区域。第一半导体基板包括一第一基板部分与一第一导电层位于第一基板部分的一主动面上。第二半导体基板包括一第二基板部分与一第二导电层位于第二基板部分的一主动面上。第一半导体基板与第二半导体基板以主动面互相面对的位向堆叠。电路区域包括数个导电结构露出于第二基板部分的一背表面。导电结构与第一导电层及/或第二导电层之间存在一反熔丝部分。

根据再另一实施例，提出一种半导体堆叠结构的制造方法。方法包括以下步骤。提供一第一半导体基板。提供一第二半导体基板。形成一半导体堆叠结构，包括堆叠第一半导体基板与第二半导体基板。于半导体堆叠结构的一监测区域或一电路区域中形成一导电结构。通过监测区域中的导电结构进行一监测步骤，及/或通过电路区域中的导电结构进行一修补步骤。

为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示根据一实施例的半导体堆叠结构的示意图。

图1B绘示根据一实施例的半导体堆叠结构的导电层与导电结构的上视图。

图2A绘示根据一实施例的半导体堆叠结构的示意图。

图2B图2B绘示根据一实施例的半导体堆叠结构的导电层与导电结构的上视图。

图3A绘示根据一实施例的半导体堆叠结构的示意图。

图3B绘示根据一实施例的半导体堆叠结构的导电层与导电结构的上视图。

图4绘示根据一实施例的半导体堆叠结构的上视图。

图5A绘示根据一实施例的半导体堆叠结构的导电层与导电结构的上视图。

图5B绘示根据一实施例的半导体堆叠结构的导电层与导电结构的上视图。

图5C绘示根据一实施例的半导体堆叠结构的导电层与导电结构的上视图。

图6绘示根据一实施例的半导体堆叠结构的导电层与导电结构的上视图。

图7绘示根据一实施例的探测垫的上视图。

图8绘示根据一实施例的半导体堆叠结构的示意图。

图9绘示根据一实施例的半导体堆叠结构的示意图。

图10绘示根据一实施例的半导体堆叠结构的上视图。

主要元件符号说明

102：第一半导体基板

104：第一基板部分

106：第一介电结构

108、208、308、408、508：第一导电层

110：主动面

112：第二半导体基板

114、314：第二基板部分

116：第二介电结构

118、218、318、418、518：第二导电层

120：主动面

122：蚀刻停止层

124、314：介电层

126：盖层

128：盖层

130：粘着层

132：背表面

134、234、534：穿孔

136：沟槽

138、238、338A、338B：通孔

140、240、340、440A、440B、440C、540A、540B：导电结构

142、242、342：上部分

144、244、344A、344B：下部分

146、246、446A、446B：重布层

248：侧表面

250：侧表面

252：侧表面

254：外边缘

456：电路区域

458：电路区域

460A、460B、560A、560B、760：探测垫

461：监测区域

162：导电垫

具体实施方式

图1A绘示根据一实施例的半导体堆叠结构及其制造方法。提供第一半导体基板102，其可包括第一基板部分104、第一介电结构106与第一导电层108。第一介电结构106形成在第一基板部分104的主动面110上。第一导电层108可形成在第一介电结构106上或其中。

提供第二半导体基板112，其可包括第二基板部分114、第二介电结构116与第二导电层118。第二介电结构116形成第二基板部分114的主动面120上。第二导电层118可形成在第二介电结构116上或其中。

举例来说，第一基板部分104与第二基板部分114的主动面110、120上可配置有操作装置，例如主动装置如存储器、晶体管等。第一介电结构106与第二介电结构116可包括集成电路制作工艺中使用的各种介电薄膜(或介电层)，例如蚀刻停止层122，或层间介电层等。

举例来说，第一导电层108与第二导电层118可包括金属重布层(RDL)，其可包括导电走线与导电垫，分别露出于第一介电结构106与第二介电结构116的表面。一实施例中，第一导电层108与第二导电层118为最后金属重布层(last RDL)，然不限于此。于其他实施例中，亦可形成其他导电元件于第一介电结构106与第二介电结构116中。

介电层124可形成在第一导电层108与第二导电层118之间。举例来说，介电层124可包括第一半导体基板102的盖层126与第二半导体基板112的盖层128，分别配置在第一介电结构106与第一导电层108上，与第二介电结构116与第二导电层118上，可用作保护层。

第一介电结构106、第二介电结构116与介电层124可包括氧化物、氮化物、或氮氧化物，例如氧化硅、氮化硅、氮氧化硅、未掺杂质的二氧化硅(USG)，或其他介电材料，例如氟硅玻璃(FSG)等。

可利用粘着层130粘着第一半导体基板102与第二半导体基板112。其中第一半导体基板102与第二半导体基板112以主动面110、120互相面对的位向堆叠。粘着层130可包括金属、绝缘材料等。

在堆叠第一半导体基板102与第二半导体基板112之后，从第二基板部分114的背表面132向半导体堆叠结构中形成穿孔134，其包括互相连通的沟槽136与其下方的通孔138。沟槽136可贯穿第二基板部分114与第二介电结构116，并露出第二导电层118的上表面。通孔138可贯穿介电层124与第二导电层118，并露出第一导电层108的上表面。穿孔134可以激光方法、黄光光刻制作工艺、或其他合适的方法形成。一些实施例中，在形成穿孔134之前，可对第二基板部分114的背表面132进行平坦化步骤，例如化学机械研磨。

以导电材料填充穿孔134以形成导电结构140。导电结构140具有填充沟槽136的上(导电)部分142与填充通孔138的下(导电)部分144。此实施例中，上部分142宽于下部分144，且上部分142的相对侧表面超过下部分144的相对侧表面。在一些实施例中，在形成导电材料之前，可在穿孔134露出的表面上形成阻障层(barrier layer)(未显示)。导电结构140可以利用种子层的电镀法形成，或其他方法，例如沉积法等。

图1B绘示根据一实施例，图1A的导电结构140、第一导电层108与第二导电层118的配置图。导电结构140的上部分142露出第二基板部分114(图1A)的顶部可形成导电重布层146，可延伸电性连接至其他区域的导电元件。一实施例中，举例来说，从上视图来看，穿孔134(图1A)中的导电结构140的两倍面积小于第一导电层108与第二导电层118之间的重叠面积。

根据实施例，半导体堆叠结构的制造方法简单，可应用至广泛的技术范围。举例来说，第一基板部分104与第二基板部分114独立地为晶片(wafer)或管芯(chip)。半导体堆叠结构可例如包括晶片对晶片(wafer-to-wafer)堆叠、管芯至管芯(die-to-die)堆叠，例如管芯至晶片(die-to-wafer)堆叠；或其他任意形式的堆叠。半导体堆叠结构可包括同质的三维集成电路(homogeneous3D IC)堆叠；及/或异质的(heterogeneous)三维集成电路堆叠，例如不同的技术世代(technology node)或半导体材料等。

图2A绘示的半导体堆叠结构与图1A绘示的半导体堆叠结构的差异说明如下。上(导电)部分242的侧表面248与下(导电)部分244的侧表面250为共平面。一实施例中，通孔238的利用第二导电层218自对准地形成，因此，导电结构240的下部分244的侧表面252对准第二导电层218的外边缘254。

图2B绘示根据一实施例，图2A的导电结构240、第一导电层208与第二导电层218的配置图。导电结构240的上部分242露出第二基板部分214(图2A)的顶部可形成导电重布层246，可延伸电性连接至其他区域的导电元件。一实施例中，举例来说，从上视图来看，第一导电层208与第二导电层218之间的重叠面积大于穿孔234(图2A)中的导电结构240的面积，并小于穿孔234中的导电结构240的两倍面积。

图3A绘示的半导体堆叠结构与图1A绘示的半导体堆叠结构的差异说明如下。导电结构340包括从上部分342向下延伸的下部分344A、344B。下部分344A以导电材料填充露出第一导电层308的通孔338A而形成。下部分344B以导电材料填充露出第二导电层318的通孔338B而形成。上部分342电性连接至下部分344A与下部分344B。

图3B绘示根据一实施例，图3A的导电结构340、第一导电层308与第二导电层318的配置图。导电结构340露出第二基板部分314(图2A)的上部分342可形成导电重布层，亦可延伸电性连接至其他区域的导电元件。一实施例中，举例来说，从上视图来看，第一导电层308与第二导电层318之间并没有重叠。

图4绘示根据一实施例的半导体堆叠结构的示意图，包括电路区域456、458，以及电路区域456、458之间的监测区域461。监测区域461的导电结构440A通过第一导电层408、导电结构440B与露出第二基板部分的背表面(未绘示)的导电重布层446A(包括探测垫(probing pad)460A)电性连接至电路区域458。监测区域461的导电结构440A通过第二导电层418、导电结构440C与露出第二基板部分的背表面的导电重布层446B(包括探测垫460B)电性连接至电路区域456。监测区域461与可修复的电路区域456、458可配置在装置区域(例如主动装置区域；未显示)外的空白区域(例如管芯密封环周围的区域)，并不会影响主要操作装置的密度。

监测区域461中的导电结构440A可具有类似图1A、图2A、或图3A所示的结构，并电性连接至第一导电层408及/或第二导电层418。举例来说，图1A的导电结构140的下部分144电性并物性连接第一导电层108的上表面，上部分142电性并物性连接第二导电层118的上表面。图2A的导电结构240的下部分144电性并物性连接第一导电层208的上表面，上部分242电性并物性连接第二导电层218的上表面。图3A的导电结构340的下部分344A、344B分别物性且电性连接至第一导电层408与第二导电层418。

请参照图4，一实施例中，通过通过监测区域461中的导电结构440A进行一监测步骤，例如通过监测电性特征，来确认导电结构(或穿孔)的制作工艺、品质。此监测步骤可应用在即时监测(In-line monitoring)，能提高监测准确性，以及产品良率。

一实施例中，在可修复的电路区域456、458中，半导体堆叠结构的配置可如图5A所示，包括导电结构540A、540B。图5B仅绘示图5A中的探测垫560A、导电结构540A与第二导电层518。图5C仅绘示图5A中的探测垫560B、导电结构540B与第一导电层508。一实施例中，电路区域456、458的导电结构540A、540B个别可具有如图1A所示的结构。

请参照图5A与图5B，举例来说，互相分开的导电结构540A群组电性绝缘于第一导电层508，导电结构540A群组可个别与第二导电层518之间存在绝缘状态的反熔丝部分，藉此电性绝缘于第二导电层518。一实施例中，期望的情况导电结构540A群组中至少一个导电结构540A与第二导电层518之间应具有电性导通的关系。当监测步骤显示导电结构540A群组与第二导电层518之间不具有预期的导电关系时，可对电路区域456、458(图4)中的导电结构540A进行一修补步骤。修补步骤可包括适当地从导电结构540A群组中挑选至少另一个导电结构540A，使其反熔丝部分成为导电状态，藉此形成预期的导电关系，亦即所述该另一个导电结构540A电性连接至第二导电层518。修补步骤之后可再进行监测步骤以确定预期的导电关系是否形成。若没形成，可再对导电结构540A群组中再另一个进行修补步骤及监测步骤直到通过监测。第二导电层518可具有穿孔534供导电结构540B(图5A、图5C)穿过其中，而延伸至下方的第一导电层508。上述概念亦应用至图5A与图5C所示的导电结构540B群组与第一导电层508，于此不再赘述。

电路区域的导电结构并不限于如图5A所示的一维排列，也可应用至其他类型的配置方式，例如图6的二维排列方式。一实施例中，探测垫760可具有如图7所示的形状。然本揭露并不限于此，配置方法、形状、或其他结构特征可视实际需求任意调变。

半导体堆叠结构在通过监测步骤之后，可进行后续的其他步骤，例如再堆叠其他的半导体基板、或进行封装制作工艺。一些实施例中，举例来说，再堆叠的半导体堆叠结构可具有如图8所示的纵向堆叠结构，或如图9所示的横向堆叠结构(例如晶片半导体基板不同区域上配置管芯半导体基板)。横向堆叠结构亦可在与其他半导体基板做纵向堆叠。在堆叠其他半导体基板的例子中，亦可通过上述形成导电结构、监测步骤及/或修补步骤等，来确认原先与后来叠加的半导体基板之间的电性关系，以提高产品良率。在一些实施例中，在得到预期堆叠数目的半导体堆叠结构之后，并在封装之前，可进行其他步骤，例如形成金属重布层，然后对装置区域(例如主动装置区域等)进行监测。在封装步骤中，可将焊料球配置在半导体堆叠结构露出的导电垫，例如图1A所示的导电垫162，或以封装体覆盖，或进行其他步骤。

一些实施例中，电性连接至导电层(或导电垫)的导电结构，其配置可视实际需求适当调变，如图10所示，可取代一般复杂的打线制作工艺。制造方法简单、成本低。

综上所述，虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围应以附上的权利要求所界定的为准。

Claims (20)

1.一种半导体堆叠结构，包括：

第一半导体基板，包括第一基板部分与第一导电层位于该第一基板部分的主动面上；

第二半导体基板，包括第二基板部分与第二导电层位于该第二基板部分的主动面上；

介电层，配置在该第一导电层与该第二导电层之间；

沟槽，贯穿该第二基板部分并露出该第二导电层；

通孔，贯穿该介电层并露出该第一导电层，该通孔位于该沟槽的下方并连通该沟槽；以及

导电结构，具有填充该沟槽的一上部分与填充该通孔的一下部分，该上部分的相对侧表面超过该下部分的相对侧表面。

2.如权利要求1所述的半导体堆叠结构，其中该通孔贯穿该第二导电层。

3.如权利要求1所述的半导体堆叠结构，其中该第一基板部分与该第二基板部分独立地为晶片或管芯。

4.如权利要求1所述的半导体堆叠结构，其中该导电结构的该上部分宽于该下部分。

5.如权利要求1所述的半导体堆叠结构，其中该导电结构的该下部分电性并物性连接该第一导电层的上表面，该导电结构的该上部分电性并物性连接该第二导电层的上表面。

6.如权利要求1所述的半导体堆叠结构，还包括一粘着层，其中该介电层包括一盖层，该盖层配置在该第一导电层与该第二导电层之间，该粘着层用以粘着该第一半导体基板与该第二半导体基板。

7.如权利要求1所述的半导体堆叠结构，其中该导电结构具有一反熔丝部分。

8.一种半导体堆叠结构，包括：

第一半导体基板，包括第一基板部分与第一导电层位于该第一基板部分的主动面上；

第二半导体基板，包括第二基板部分与第二导电层位于该第二基板部分的主动面上，该第一半导体基板与该第二半导体基板以该些主动面互相面对的位向堆叠；

数个电路区域；以及

监测区域，配置在该些电路区域之间，并包括一导电结构电性连接至该第一导电层及/或该第二导电层，并露出于该第二基板部分的一背表面。

9.如权利要求8所述的半导体堆叠结构，还包括介电层，配置在该第一导电层与该第二导电层之间。

10.如权利要求8所述的半导体堆叠结构，其中该导电结构包括：

一上部分，露出于该第二基板部分的该背表面；以及

数个下部分，互相分开、从该上部分向下延伸、并分别物性且电性连接至该第一导电层与该第二导电层。

11.如权利要求8所述的半导体堆叠结构，其中该导电结构包括：

一上部分，露出于该第二基板部分的该背表面，并物性且电性连接该第二导电层；以及

一下部分，从该上部分向下延伸，并物性且电性连接该第一导电层。

12.如权利要求11所述的半导体堆叠结构，其中该导电结构的该上部分宽于该下部分，且该上部分的一侧表面与该下部分的一侧表面为共平面。

13.如权利要求11所述的半导体堆叠结构，其中该导电结构的该下部分的一侧表面对准该第二导电层的一外边缘。

14.一种半导体堆叠结构，包括：

第一半导体基板，包括一第一基板部分与一第一导电层位于该第一基板部分的一主动面上；

第二半导体基板，包括一第二基板部分与一第二导电层位于该第二基板部分的一主动面上，该第一半导体基板与该第二半导体基板以该些主动面互相面对的位向堆叠；以及

电路区域，包括数个导电结构露出于该第二基板部分的一背表面，该些导电结构与该第一导电层及/或该第二导电层之间存在一反熔丝部分。

15.如权利要求14所述的半导体堆叠结构，还包括：

介电层，配置在该第一导电层与该第二导电层之间；

沟槽，贯穿该第二基板部分并露出该第二导电层；以及

通孔，贯穿该介电层并露出该第一导电层，该通孔位于该沟槽的下方并连通该沟槽，其中该导电结构包括填充该沟槽的一上部分与填充该通孔的一下部分，该上部分的相对侧表面超过该下部分的相对侧表面。

16.如权利要求14所述的半导体堆叠结构，其中，

当该反熔丝部分为绝缘状态时，该导电结构电性绝缘该第一导电层及/或该第二导电层，

当该反熔丝部分为导电状态时，该导电结构电性连接该第一导电层及/或该第二导电层。

17.一种半导体堆叠结构的制造方法，包括：

提供一第一半导体基板；

提供一第二半导体基板；

形成一半导体堆叠结构，包括堆叠该第一半导体基板与该第二半导体基板；以及

于该半导体堆叠结构的一监测区域或一电路区域中形成一导电结构；以及

通过该监测区域中的该导电结构进行一监测步骤，及/或通过该电路区域中的该导电结构进行一修补步骤。

18.如权利要求17所述的半导体堆叠结构的制造方法，其中形成该导电结构的步骤包括形成一穿孔于该半导体堆叠结构中，以及以一导电材料填充该穿孔，其中该监测步骤用以监测该导电结构的品质。

19.如权利要求17所述的半导体堆叠结构的制造方法，其中该第一半导体基板具有一第一导电层于其中，该第二半导体基板具有一第二导电层于其中，于该电路区域中形成数个该导电结构的方法包括：

形成数个穿孔于该半导体堆叠结构中以露出该第一导电层及/或该第二导电层；以及

以一导电材料填充该些穿孔以形成该些导电结构，该些导电结构各具有一反熔丝部分，其中该修补步骤包括使该反熔丝部分从一绝缘状态改变成一导电状态。

20.如权利要求17所述的半导体堆叠结构的制造方法，其中该第一半导体基板包括第一基板部分，该第二半导体基板包括第二基板部分，该第一基板部分与该第二基板部分独立地为晶片或管芯。