CN104777875A - 一种基于融合架构的可扩展多路服务器系统 - Google Patents

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CN104777875A CN201510179480.7A CN201510179480A CN104777875A CN 104777875 A CN104777875 A CN 104777875A CN 201510179480 A CN201510179480 A CN 201510179480A CN 104777875 A CN104777875 A CN 104777875A
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吴浩
薛广营
王岩
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Abstract

本发明提供一种基于融合架构的可扩展多路服务器系统，属于服务器系统领域，该系统由数个独立的计算节点组成，每个计算节点包含2颗CPU，通过使用不同扣卡，自由组成2路、4路或8路服务器，通过在扣卡中放置时钟源芯片分别向每个计算节点提供100M时钟，该100M时钟通过Buffer分别提供给各个计算节点中的CPU、Memory、PCH及PCIE设备，保证4路服务器或8路服务器时钟同源。减少时钟Switch使用，降低风险，减少layout难度，减少背板或扣卡连接器使用数量，节约成本。

Description

一种基于融合架构的可扩展多路服务器系统
技术领域
本发明涉及服务器系统技术，尤其涉及一种基于融合架构的可扩展多路服务器系统。
背景技术
传统普通的时钟方案一般通过Legacy计算节点中的时钟源芯片发出通过背板分别发给其他Non-Legacy计算节点使用，进而保证时钟同源。Legacy计算节点通过Switch切换使用本地时钟。Non-Legacy计算节点通过Switch切换使用Legacy计算节点发来的时钟信号。但是该方法增加了背板或扣卡的连接器信号数量，Legacy节点时钟为保证时钟Layout走线等长法则需要大量绕线，时钟Switch使用增加成本及风险。
发明内容
为了解决以上问题，本发明提供一种时钟设计方法以减少时钟Switch使用，降低风险，减少layout难度，减少背板或扣卡连接器使用数量，节约成本。是一种新型的便捷的方法。
本发明提出了一种新的基于融合架构的可扩展多路服务器中系统。该系统由数个独立的计算节点组成，每个计算节点包含2颗CPU，通过使用不同扣卡，自由组成2路、4路或8路服务器，通过在扣卡中放置时钟源芯片分别向每个计算节点提供100M时钟。该100M时钟通过Buffer分别提供给各个计算节点中的CPU、Memory、PCH及PCIE设备。保证4路服务器或8路服务器时钟同源。
每个计算节点中分别放置一个时钟源芯片，提供系统中其他芯片的时钟及PCH的其他时钟。通过Legacy计算节点中的FPGA控制扣卡中的时钟源芯片的Enable信号及各个计算节点中时钟源芯片的Enable信号。各个节点及扣卡中时钟源芯片的Power Good信号发给Legacy计算节点中的FPGA用于时序控制。Legacy计算节点中FPGA需要同时控制各个节点的时钟Buffer的Enable信号。2路服务器，4路服务器及8路服务器都需要添加不同扣卡，扣卡中提供100M时钟供CPU、Memory、PCH及PCIE设备使用。
基于融合架构的可扩展多路服务器中系统往往比普通多路服务器时钟设计更加复杂。每个计算节点中只有2颗CPU，8路服务器需要4个计算节点组成，每个计算节点完全相同。因为每个计算节点完全相同，可以自由组合成4路服务器或8路服务器。通过背板或扣卡形式使每个计算节点互联。背板或扣卡中包含CPU互联信号，管理信号，时钟信号和时序控制信号等。
本发明提供的时钟设计方法减少时钟Switch使用降低风险，减少layout难度，解决融合架构各个计算节点的时钟同源问题。减少背板或扣卡连接器使用数量，节约成本。
附图说明
图1是本发明的8路服务器系统时钟方案示意图。
图2是本发明的4路服务器系统时钟方案。
图3是本发明的2路服务器系统时钟方案。
具体实施方式
该设计适用于基于融合架构的可扩展多路服务器中，该服务器可通过前面板安装扣卡的形式将2个计算节点组成一个4路服务器，或将4个计算节点组成一个8路服务器。
2路服务器扣卡时钟设计
在2路扣卡中添加时钟源芯片。计算节点中FPGA控制扣卡中时钟及本地时钟的Enable信号并检测Power Good信号用于参与时序控制。扣卡中时钟源芯片为计算节点中CPU，Memory，PCH及PCIE设备提供100M时钟。计算节点本地时钟源芯片为本地其他芯片及PCH其它时钟输入提供时钟。
4路及8路服务器扣卡时钟设计
在4路或8路扣卡中添加时钟源芯片。Legacy计算节点中FPGA控制扣卡中时钟源芯片的Enable信号并检测Power Good信号用于参与时序控制。Legacy计算节点中FPGA通过各个FPGA间互联信号，控制各个节点的本地时钟源芯片的Enable信号并检测Power Good信号用于参与时序控制。扣卡中时钟源芯片为各个计算节点中CPU、Memory、PCH及PCIE设备提供100M时钟。各个计算节点本地时钟源芯片为本地其他芯片及PCH其它时钟输入提供时钟。
本项专利介绍基于融合架构的可扩展多路服务器的时钟设计方法。
操作过程如下：
1、2路，4路，8路服务器分别对应3种扣卡，扣卡中包含一个时钟源芯片。时钟源只提供100M时钟给计算节点。
2、扣卡中存在ID信号FPGA侦测ID信号判断2路，4路，8路哪种模式控制不同的时序。
3、2路服务器时扣2路扣卡，FPGA侦测扣卡ID执行2路时序，控制时钟芯源片。
4、4路服务器时扣4路扣卡，FPGA侦测扣卡ID执行4路时序，控制时钟芯源片。
5、8路服务器时扣8路扣卡，FPGA侦测扣卡ID执行8路时序，控制时钟芯源片。

Claims (5)

1.一种基于融合架构的可扩展多路服务器系统，其特征在于，该系统由数个独立的计算节点组成，每个计算节点包含2颗CPU，通过前面板安装扣卡的形式，自由组成2路、4路或8路服务器，通过在扣卡中放置时钟源芯片分别向每个计算节点提供100M时钟，该100M时钟通过Buffer分别提供给各个计算节点中的CPU、Memory、PCH及PCIE设备，保证4路服务器或8路服务器时钟同源。
2.根据权利要求1所述的服务器系统，其特征在于，每个计算节点中分别放置一个时钟源芯片，提供系统中其他芯片的时钟及PCH的其他时钟。
3.根据权利要求2所述的服务器系统，其特征在于，在2路扣卡中添加时钟源芯片；计算节点中FPGA控制扣卡中时钟及本地时钟的Enable信号并检测Power Good信号用于参与时序控制；扣卡中时钟源芯片为计算节点中CPU，Memory，PCH及PCIE设备提供100M时钟；计算节点本地时钟源芯片为本地其他芯片及PCH其它时钟输入提供时钟。
4.根据权利要求2所述的服务器系统，其特征在于，在4路或8路扣卡中添加时钟源芯片；通过Legacy计算节点中的FPGA控制扣卡中的时钟源芯片的Enable信号及各个计算节点中时钟源芯片的Enable信号；各个节点及扣卡中时钟源芯片的Power Good信号发给Legacy计算节点中的FPGA用于时序控制；Legacy计算节点中FPGA需要同时控制各个节点的时钟Buffer的Enable信号。
5.根据权利要求1所述的服务器系统，其特征在于，2路服务器、4路服务器及8路服务器都需要添加不同扣卡，扣卡中提供100M时钟供CPU、Memory、PCH及PCIE设备使用。
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