CN102932645A - 一种图形处理器与视频编解码器融合的电路结构 - Google Patents

一种图形处理器与视频编解码器融合的电路结构 Download PDF

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Abstract

本发明公开了一种图形处理器与视频编解码器融合的电路结构，包括图形处理器，所述图形处理器包括流处理器，其特征在于，所述流处理器包括：图形处理单元、视频处理单元、从控制器、共享单元。本发明对集成电路图形与视频处理芯片分开设计所导致的可靠性不足、数据传输时延大、芯片的流片费用高昂、以及片上资源利用率低等问题，提出了行之有效的设计结构，对传统的图形与视频分开设计的方法存在的问题进行了很好的解决，提高了电路设计的可靠性，减小了数据传输时延，降低了流片费用，很大程度的提高了片上资源的利用率。

Description

一种图形处理器与视频编解码器融合的电路结构
技术领域
本发明涉及集成电路芯片设计技术领域，具体地讲，涉及一种图形处理器与视频编解码器融合的电路结构。
背景技术
随着消费者对电子产品要求越来越高，电子产品升级越来越快，对图像视频处理的要求也越来越高，而电子产品价格的大幅降低对产品的成本的控制也提出了新的要求，因此图形及视频芯片设计挑战也越来越大：
1) 提高可重用率，缩短芯片的设计周期，加快产品上市时间，从而提高产品竞争力。
2) 提高片上资源复用度，提高片上资源的利用率，从而减小芯片面积，减少流片成本。
3）图像、视频对处理速度有很高要求，将图像处理、视频处理集成在同一芯片中有利于提高图像、视频处理速度，实现视频图像处理的实时对接与融合。
4）对图像视频高质量的传输有了更高的要求，因此最新的H.265视频编码标准，正在逐渐显现出优势。
5）将图形与视频功能集成在一起有助于简化电路系统的设计，电路系统的简化有助于缩短研发周期，提升竞争力。
现在的集成电路芯片设计中，图形与视频处理大多分开在两块芯片中进行，视频处理后的数据要经过板级总线传输到图形处理器中，数据传输的实时性不好。即使是将图形与视频集成在同一个芯片中，也是简单的把一个编解码模块整个放入图形处理器中，这样虽然减小了传输时延，但是对片上资源确实一种极大的浪费，图形处理与视频编解码算法中很多运算是可以重用的，因此只是简单的堆砌与成本控制相违背。 
传统的将图形与视频处理分开设计的方法具有以下几点不足：
1)可靠性不足
    视频处理与图形处理器需要通过板级总线进行连接，板级总线容易收到外界的电磁干扰，从而造成数据传输错误。
2)传输时延大
板级总线走线比较长，其上的寄生参数影响大，造成数据传输的的时延大，这对于需要实时处理的图形、视频数据造成很大问题。
3）电路设计复杂
两个芯片需要互相协调，每个芯片还要与主控芯片保持通讯，接口很多，连接复杂，提高了电路设计的复杂性。
4）片上资源利用率低
当有大量视频数据需要处理，没有图形数据需要处理时，图形处理器的流处理器单元便闲置下来造成资源的浪费；同理，当没有视频数据需要处理，而有大量图形数据需要处理时，视频处理器的大量运算单元又处于闲置状态，因此，传统的设计方法造成了片上资源利用率低，导致许多计算资源浪费。
所以，必须提出新的图形与视频处理相融合的结构，从而达到既能提高可靠性、缩短传输时延，又能提高片上资源利用率的目标。
发明内容
本发明要解决的技术问题是提供一种图形处理器与视频编解码器融合的电路结构，既能提高可靠性、缩短传输时延，又能提高片上资源利用率的目标。
本发明采用如下技术方案实现发明目的：
一种图形处理器与视频编解码器融合的电路结构，包括图形处理器，所述图形处理器包括流处理器，其特征在于，所述流处理器包括：
图形处理单元：识别图形运算控制帧，获取图形处理数据，在获得主控制器发出的图形运算信号后，结合共享单元中的硬件运算资源进行图形相关的运算操作；
视频处理单元：识别视频编解码运算帧，获取编解码数据，在获得主控制器发出的视频编解码运算信号后，结合共享单元中的硬件运算资源进行视频相关的编解码运算操作；
从控制器：接收主控制器控制信号，根据控制信号，对流处理器单元内各个单元进行协调控制，使各部分协调工作，当图形处理单元工作时，将共享单元使用权交给图形处理单元，此时视频处理单元不能占用共享单元；当视频处理单元工作时，控制权将会交给视频处理单元，此时图形处理单元则不能使用共享单元；
共享单元：实为硬件运算单元，硬件实现各种数学运算，包括求倒数、求平方根、求指数以及大量的加法、乘法操作，为图形处理单元和视频处理单元共享，提高资源利用率和灵活性。
作为对本技术方案的进一步限定，所述流处理器连接所述主控制器，所述主控制器用于分配流处理器，对同一时间进行图形处理的流处理器个数和进行视频处理的流处理器的个数进行分配，以达到分时复用；主控制器根据当前图形和视频数据的计算量，合理分配处于视频编解码计算和图形计算的流处理器数量，尽可能地提高片上资源的利用率。
作为对本技术方案的进一步限定，所述流处理器连接高速缓冲存储器。
作为对本技术方案的进一步限定，所述视频处理单元采用视频编码标准H.265。
与现有技术相比，本发明的优点和积极效果是：本发明对集成电路图形与视频处理芯片分开设计所导致的可靠性不足、数据传输时延大、芯片的流片费用高昂、以及片上资源利用率低等问题，提出了行之有效的设计结构，对传统的图形与视频分开设计的方法存在的问题进行了很好的解决，提高了电路设计的可靠性，减小了数据传输时延，降低了流片费用，很大程度的提高了片上资源的利用率。
附图说明
图1为本发明流处理器的原理结构图。
图2为本发明着色器结构方框图。
其中，1、流处理器，2、从控制器, 3、图形处理单元， 4、共享单元,5、视频处理单元，6、着色器结构图，7、主控制器，8、高速缓冲存储器，9、后续处理单元。
具体实施方式
下面结合附图和优选实施例对本发明作更进一步的详细描述。
参见图1、图2，一种图形处理器与视频编解码器融合的电路结构，包括图形处理器，所述图形处理器包括流处理器，所述流处理器包括：
图形处理单元：识别图形运算控制帧，获取图形处理数据，在获得主控制器发出的图形运算信号后，结合共享单元中的硬件运算资源进行图形相关的运算操作；
视频处理单元：识别视频编解码运算帧，获取编解码数据，在获得主控制器发出的视频编解码运算信号后，结合共享单元中的硬件运算资源进行视频相关的编解码运算操作；
从控制器：接收主控制器控制信号，根据控制信号，对流处理器单元内各个单元进行协调控制，使各部分协调工作，当图形处理单元工作时，将共享单元使用权交给图形处理单元，此时视频处理单元不能占用共享单元；当视频处理单元工作时，控制权将会交给视频处理单元，此时图形处理单元则不能使用共享单元；
共享单元：实为硬件运算单元，硬件实现各种数学运算，包括求倒数、求平方根、求指数以及大量的加法、乘法操作，为图形处理单元和视频处理单元共享，提高资源利用率和灵活性。
所述流处理器连接所述主控制器，所述主控制器用于分配流处理器，对同一时间进行图形处理的流处理器个数和进行视频处理的流处理器的个数进行分配，以达到分时复用；主控制器根据当前图形和视频数据的计算量，合理分配处于视频编解码计算和图形计算的流处理器数量，尽可能地提高片上资源的利用率。
所述流处理器连接高速缓冲存储器。
所述视频处理单元采用视频编码标准H.265。
本发明的处理流程为：从控制器接收主控制器信号，根据控制信号进行相应操作，使流处理器处于图形运算状态，或是视频编解码状态。流处理器处于图形运算状态时，从控制器将共享单元的使用权交给图形处理单元，此时视频处理单元将不能使用共享单元，同时从控制器将图形运算帧传给图形处理单元，同时图形处理单元获取图形处理数据，图形处理单元对图形运算帧进行解析，根据解析内容对图形数据进行相应运算，进行运算时需要用到共享单元的计算资源，图形处理单元与共享单元间可以互相传递数据，运算结束后数据将由图形处理单元输出到流处理器外部；流处理器处于视频编解码状态时，从控制器将共享单元的使用权交给视频处理单元，此时图形单元将不能使用共享单元，同时从控制器将视频编解码运算帧传给视频处理单元，同时视频处理单元获取视频处理数据，视频处理单元对视频编解码运算帧进行解析，根据解析内容对视频数据进行相应运算，进行运算时需要用到共享单元的计算资源，视频处理单元与共享单元间可以互相传递数据，运算结束后数据将由视频处理单元输出到流处理器外部。
当然，上述说明并非对本发明的限制，本发明也不仅限于上述举例，本技术领域的普通技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也属于本发明的保护范围。

Claims (4)

1.一种图形处理器与视频编解码器融合的电路结构，包括图形处理器，所述图形处理器包括流处理器，其特征在于，所述流处理器包括：
图形处理单元：识别图形运算控制帧，获取图形处理数据，在获得主控制器发出的图形运算信号后，结合共享单元中的硬件运算资源进行图形相关的运算操作；
视频处理单元：识别视频编解码运算帧，获取编解码数据，在获得主控制器发出的视频编解码运算信号后，结合共享单元中的硬件运算资源进行视频相关的编解码运算操作；
从控制器：接收主控制器控制信号，根据控制信号，对流处理器单元内各个单元进行协调控制，使各部分协调工作，当图形处理单元工作时，将共享单元使用权交给图形处理单元，此时视频处理单元不能占用共享单元；当视频处理单元工作时，控制权将会交给视频处理单元，此时图形处理单元则不能使用共享单元；
共享单元：实为硬件运算单元，硬件实现各种数学运算，包括求倒数、求平方根、求指数以及大量的加法、乘法操作，为图形处理单元和视频处理单元共享，提高资源利用率和灵活性。
2.根据权利要求1所述的图形处理器与视频编解码器融合的电路结构，其特征在于，所述流处理器连接所述主控制器，所述主控制器用于分配流处理器，对同一时间进行图形处理的流处理器个数和进行视频处理的流处理器的个数进行分配，以达到分时复用；主控制器根据当前图形和视频数据的计算量，合理分配处于视频编解码计算和图形计算的流处理器数量，尽可能地提高片上资源的利用率。
3.根据权利要求1所述的图形处理器与视频编解码器融合的电路结构，其特征在于，所述流处理器连接高速缓冲存储器。
4.根据权利要求1-3之一所述的图形处理器与视频编解码器融合的电路结构，其特征在于，所述视频处理单元采用视频编码标准H.265。
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