CN104754249B - 一种应用于水下成像声纳的信号处理系统 - Google Patents

Abstract

本发明提供一种应用于水下成像声纳的信号处理系统，其特征在于，所述系统包含：数据采集模块，用于将目标反射的多路水声信号进行实时采样；数据处理模块，用于采用水声阵列信号处理方法和二维可视化处理方法将采样信号进行处理形成原始图像，然后采用视频编码方法对原始图像进行编码形成视频信号；以及显控模块，将视频信号送入显示模块进行显示。本发明设计了一种用于水下成像声纳的信号处理系统，该发明可以对成像声纳的接收机信号进行相应处理，最终将视频信号传送至显示器终端，而手持式成像声纳则可以用于潜水员探测水下静止和运动目标，完成目标在水下环境和渔业资源等的监测，也可用于水下安全保障。

Description

一种应用于水下成像声纳的信号处理系统

技术领域

本发明属于用于水下手持式成像声纳的信号处理领域，具体涉及一种应用于水下成像声纳的信号处理系统。

背景技术

水下手持式成像声纳是一种小型便携式声纳，它的原理主要是靠发射声波，然后接收接触到目标后反射回来的声波，同时进行信号处理和计算，最终得到目标的二维图像。

而信号处理系统是水下手持式成像声纳的关键技术，它主要通过对前端换能器接收到的信号进行相应处理，最终形成视频信号送至显示终端进行显示，它是整个声纳信号处理和控制的中心。

传统上的水下成像设备主要有两类：一类是光学成像设备；另一类是单波束或多波束的声学成像设备。其中光学成像设备的局限性是作用距离近和成像范围小，在水质较为混浊水域其局限性更加的突出。而单波束或多波束成像设备由于是基于对接收到的声回波信号作简单的幅度积累，因此无论在方位向还是距离向上这种设备的成像分辨率都比较低，图像清晰度较差，不利于水下对清晰度和分辨率要求较高的成像，例如水下考古，水下探测等任务就无法使用这种设备。

发明内容

本发明的目的在于，为克服上述问题，本发明提供了一种应用于水下成像声纳的信号处理系统。

为实现上述目的，本发明提供了一种应用于水下成像声纳的信号处理系统，所述系统包含：数据采集模块，用于将目标反射的多路水声信号进行实时采样；数据处理模块，用于采用水声阵列信号处理方法和二维可视化处理方法将采样信号进行处理形成原始图像，然后采用视频编码方法对原始图像进行编码形成视频信号；以及显控模块，将视频信号送入显示模块进行显示。

上述系统还包含：供电系统，用于为各功能模块供电。

上述数据采集模块进一步包含：

前置预处理单元，用于对目标回波水声信号进行放大滤波处理，得到若干路预处理信号；

多路选择开关，用于接通若干路预处理信号中的一路，将接通的信号输入欠采样单元；

欠采样单元，用于以二十分之一于信号频率的采样速度对输入信号进行欠采样及模数转换；

缓存和传输模块，用于缓存欠采样得到的数据；其中，采用现场可编程门阵列FPGA内的双口RAM进行缓存，且缓存时将双口RAM分为两块，两块RAM以乒乓方式工作。

上述数据处理模块进一步包含：

接收模块，用于接收并存储数据采集模块采集的信号；

处理模块，用于计算采集信号的每个波束的输出结果，具体处理策略为：对于每一个波束，利用40路I通道数据和Q通道数据与对应余弦延时表和正弦延时表分别做复数相乘，然后将两个复数相乘的结果求和,再对求和结果取平方和，得到一个波束的输出结果，并将波束输出结果存储于输出数据池，重复若干次上述波束形成策略，得到各路波束输出结果；

波束输出模块，用于将处理模块得到的各路波束信号编码后输入显示模块进行显示；

其中，所述波束输出模块通过视频端口与视频编码器相连。

上述处理模块和波束输出模块之间还包含：

灰度变换和调色板配置模块，用于将处理模块得到的各路波束信号进行灰度变换和调色板配置以生产RGB数据，再将生成的RGB数据存入先入先出缓存中。

上述视频端口通过基于FPGA的数据及控制模块与视频编码器相连；

所述基于FPGA的数据及控制模块，用于实现视频端口与视频编码器之间的数据和控制信号的时序配合并实现视频图像叠加OSD视频显示功能。

上述基于FPGA的数据及控制模块进一步包含：

数据滤波缓冲模块，用于接收来自信号处理器DM642的原始视频数据，利用多级触发器对数据进行缓冲以滤除数据中存在的干扰，并将处理过的数据存入缓存区以待数据双沿化处理模块读取；

时钟及控制信号滤波模块，用于接收来自信号处理器DM642的视频发送时钟及控制信号利用多级触发器以及计数器对时钟及控制信号进行缓冲并滤除其中存在的干扰，以供数据双沿化处理模块使用，并输出至视频编码芯片；

数据双沿化处理模块，用于接收来自数据滤波缓冲模块的数据和时钟及控制信号滤波模块的时钟和控制信号，并在时钟的上升沿和下降沿将数据的高八位和低八位分别放出，送至数据输出缓冲模块；

视频图像叠加OSD模块，用于将事先预制好的存储在缓存内的图像叠加到实时处理形成的图像上去；

数据输出缓冲模块，用于将来自数据双沿化处理模块和视频图像叠加OSD模块的视频数据进行缓存并配合时钟及控制信号滤波模块中的时钟进行输出。

综上所述，本发明针对上述传统水下光学成像设备作用范围小，传统单波束或多波束成像设备分辨率低的问题，设计了一种应用于水下成像声纳中的信号采集和处理系统，不采用光学原理，也不是采用队声信号的简单幅度积累，克服了作用范围小和分辨率低的问题。本发明采用水声阵列信号处理的方法和高速视频信号处理的方法对水下目标进行高分辨率实时成像。

与现有技术相比，本发明的技术优势在于：

本发明克服了现有技术的光学成像设备作用距离近的问题的同时也克服了普通单波束或多波束声学成像设备分辨率低和清晰度差的问题，实现了水下高速实时高分辨率成像。总之本发明可以对成像声纳的换能器信号进行相应处理，最终将视频信号传送至显示器终端，而手持式成像声纳则可以用于潜水员探测水下静止和运动目标，完成目标在水下环境和渔业资源等的监测，也可用于水下安全保障。

附图说明

图1是水下成像声纳信号处理系统示意图；

图2是本发明中水下成像声纳信号处理系统硬件实现框图

图3是本发明中数据采集模块FPGA内部功能子模块关系图；

图4是本发明数据采集模块与核心处理器间关系框图；

图5是本发明信号处理器内部各功能模块原理框图；

图6是本发明信号处理FPGA内部功能子模块关系图；

图7是本发明中人机交互控制界面功能实现逻辑图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细的说明。

本发明内容将系统的阐述水下成像声纳高速信号处理系统的系统结构和设计原理。本发明的系统结构如图1所示，主要包括以下几个部分：数据采集模块﹑数据处理模块以及显控模块。本发明使用了高速欠采样技术对多路水声信号进行实时采样，之后对采样信号采用高速视频数据传输技术将其送入基于FPGA的主处理器，在FPGA的主处理器中采用水声阵列信号处理方法和二维可视化技术形成原始图像，然后采用高速视频编解码技术形成视频信号，最后送至显示终端。本发明中硬件结构详细组成是：核心处理器DSP；可编程逻辑器件FPGA；视频编码器；网络物理层芯片；存储器；供电系统；复位电路等部分组成。硬件系统结构框图如图2。

其中，数据采集模块包含：接收机、A/D转换采集模块和现场可编程门阵列FPGA；数据处理模块包含：现场可编程门阵列FPGA、存储器以及多媒体处理器DM642组成；所述显控模块包含：现场可编程门阵列FPGA和视频编码器组成。

上述各个模块的细节阐述如下：

数据采集模块主要作用是对接收机传输到信号处理系统的模拟信号进行模数转换，也就是将模拟信号转换为数字信号，为接下来的数字信号处理做准备，模数转换由两步组成：采样和量化。采样就是对连续的模拟信号以一定的频率抽取其样点，量化就是把上一步抽取的样点以一定的规则量化成数字量。本发明的AD转换模块突破传统的设计方法采用由多路选择模拟开关控制由一片AD转换器完成40路模拟信号的正交顺序欠采样及数据缓存和高速传输。本模块使用现场可编程门阵列FPGA进行多路选择开关的控制、AD转换器的时序控制以及采样数据的缓存，其内部功能子模块关系如图3所示。

数据处理模块负责对来自采集模块的数据进行实时处理，产生视频源信号，并产生输出的以太网源信号，并且具备实时在线仿真调试功能。所述数据处理模块的工作过程如下：

首先，在数据处理模块中首先要完成对采集模块数据的输入过程，采用处理器的Video Port2（VP2）作为数据输入端，设置Video Capture Mode为16-bit Raw DataCapture Mode，在此模式下，输入数据率可以达到80MBps以上。采集数据存入单通道5120Bytes FIFO，当一帧的40×2路I/Q通道数据采集完毕后，再通过EDMA方式传送到DSP片内内存地址（I/Q数据池）。

然后，在数据处理模块中完成数据的核心计算，其过程是这样的：分别计算每个波束的输出结果，具体来说就是对于每一个波束，利用40路I通道数据和Q通道数据与对应COS延时表Wc和SIN延时表Ws做复数相乘后直接求和,得到sI和sQ，sI和sQ对应相加后取平方和，得到一个波束的输出结果，存储于输出数据池。重复128次，得到128路波束输出结果。

最后，在数据处理模块中将上面计算的波束形成结果输出，而在输出之前还需要对波束形成结果进行灰度变换和调色板配置以使之成为16bit的RGB数据，之后将其存入片内专门用于显示缓存的5120Bytes FIFO中，同时需要将Video Display Mode设置为16bitRaw Data Display Mode，使用处理器的VP2口作为数据输出口，将数据输出到RAMDAC设备，在RAM中积攒一帧数据转化成VGA信号再进行显示。

视频信号的显示是通过处理器的VP2口与视频编码器配合实现的。处理器的视频VP2口与视频编码器可以实现无缝连接，而视频编码器的配置则通过处理器的I2C模块完成，而I2C模块配置视频编码器十分便捷，它是标准的串行总线设备，它可以方便的实现对视频编码器的复杂配置，而且处理器的这个片内I2C模块无需外接EEPROM。本发明中虽然处理器的VP2口与视频编码器可以实现无缝连接，但是为了输出图像的丰富和灵活，例如实现OSD等功能，本发明创造性的在处理器的VP2口和视频编码器之间加入了可编程逻辑器件FPGA，用FPGA实现两者之间数据和控制信号的时序配合和实现OSD等丰富的视频显示功能，可编程逻辑器件FPGA内部各功能模块如图6所示。

图2为水下成像声纳信号处理系统示意图，该图展示了本发明的系统硬件组成：数据采集转换模块；核心处理器DSP；可编程逻辑器件FPGA；视频编码器；网络物理层芯片；存储器；供电系统；复位电路等。图中发射机和接收机不属于本发明内容。下面详细介绍各部分功能和实现方式。图2中虚线划出了数据采集模块，数据处理模块和显示模块的硬件实现基础。

实施例

数据采集模块主要作用是对接收机传输到信号处理系统的模拟信号进行模数转换，也就是将模拟信号转换为数字信号，为接下来的数字信号处理做准备，模数转换由两步组成：采样和量化。采样就是对连续的模拟信号以一定的频率抽取其样点，量化就是把上一步抽取的样点以一定的规则量化成数字量。本发明的AD转换模块突破传统的设计方法采用由多路选择模拟开关控制由一片AD转换器完成40路模拟信号的正交顺序欠采样及数据缓存和高速传输。

水听器信号经前置预处理后的40路模拟信号以一定频率依次被多路选择器选通，被选通的信号经驱动后送入A/D转换器，A/D以4倍于信号频率的采样速度对输入信号进行采样及模数转换，对于每一路中心频率为1MHz的水听器信号就完成了50KHZ的正交欠采样。转换后的数字信号缓存在FPGA内的双口RAM中，双口RAM分为两块，以乒乓方式工作，每块存储160个样点，以8MHz字的速度送给DSP的VPORT口。

与前置预处理电路接口是这样的：40路差分模拟输入，输入信号范围5Vp_p，共模电压2.5V。

与DSP板接口是这样的：回波接收启动信号START，数据发送使能信号CAPEN（capture enable），数据发送时钟信号VPCLK（video port clock），16位并行数据信号DATA0～DATA15。

数据采集模块向DSP板传输数据工作流程：回波接收启动信号START，高电平有效。START为低时A/D采集板不往Video Port写数，START为高后A/D采集板开始往Video Port的FIFO里写数据，为保证数据在缓存区内按指定的位置存放，每次START有效前需对VideoPort的FIFO计数指针清零。

数据通过DM642的Video Port传输，Video Port工作在16-Bit Raw Data CaptureMode,接口信号为：数据发送使能信号CAPEN，数据发送时钟信号VPCLK，16位并行数据信号DATA0～DATA15。若VPCLK的频率定为8MHZ，则往Video Port写满160个样点所用时间为20us，而CAPEN的重复周期为40us。

图4为数据采集模块与核心处理器间关系框图。

核心处理器是本发明的核心技术，它负责对来自采集模块的数据进行实时处理，产生视频源信号，并产生输出的以太网源信号，并且具备实时在线仿真调试功能。

在核心处理器中首先要完成对采集模块数据的输入过程，采用处理器的VideoPort2（VP2）作为数据输入端，设置Video Capture Mode为16-bit Raw Data CaptureMode，在此模式下，输入数据率可以达到80MBps以上。采集数据存入单通道5120BytesFIFO，当一帧的40×2路I/Q通道数据采集完毕后，再通过EDMA方式传送到DSP片内内存地址（I/Q数据池）。

在核心处理器中接下来要完成的是数据的核心计算，其过程是这样的：分别计算每个波束的输出结果，具体来说就是对于每一个波束，利用40路I通道数据和Q通道数据与对应COS延时表Wc和SIN延时表Ws做复数相乘后直接求和,得到sI和sQ，sI和sQ对应相加后取平方和，得到一个波束的输出结果，存储于输出数据池。重复128次，得到128路波束输出结果。

在核心处理器中接下来的工作就是将上面计算的波束形成结果输出，而在输出之前还需要对波束形成结果进行灰度变换和调色板配置以使之成为16bit的RGB数据，之后将其存入片内专门用于显示缓存的5120Bytes FIFO中，同时需要将Video Display Mode设置为16bit Raw Data Display Mode，使用处理器的VP2口作为数据输出口，将数据输出到RAMDAC设备，在RAM中积攒一帧数据转化成VGA信号再进行显示。

处理器内部各功能模块如图5所示。

视频信号的显示是通过处理器的VP2口与视频编码器配合实现的。处理器的视频VP2口与视频编码器可以实现无缝连接，而视频编码器的配置则通过处理器的I2C模块完成，而I2C模块配置视频编码器十分便捷，它是标准的串行总线设备，它可以方便的实现对视频编码器的复杂配置，而且处理器的这个片内I2C模块无需外接EEPROM。本发明中虽然处理器的VP2口与视频编码器可以实现无缝连接，但是为了输出图像的丰富和灵活，例如实现OSD等功能，本发明创造性的在处理器的VP2口和视频编码器之间加入了可编程逻辑器件FPGA，用FPGA实现两者之间数据和控制信号的时序配合和实现OSD等丰富的视频显示功能，其工作原理如图6所示。

本信号处理系统的另一功能是将采集的原始数据或处理后的数据上传上位主机，这一数据传输工作是通过高速的以太网实现的，而根据本发明的最大传输数据量采用通用的百兆以太网即可满足要求。本发明的以太网传输是通过处理器的EMAC和MDIO端口和片外以太网物理层PHY芯片配合实现的。而以太网物理层PHY又由物理层芯片和网络隔离芯片组成。其中EMAC Control module的作用有：将EMAC和MDIO的控制寄存器映射到DSP的configuration空间；控制EMAC和MDIO的复位和优先级；提供4K byte的内部EMACdescriptor存储器作用是可以允许EMAC在不影响DSP其它工作的情况下对descriptor进行操作（descriptor存储器中具有足够的信息在不需要DSP干预的情况下传输256个以太网包）；对EMAC和MDIO的中断进行管理以提高DSP的工作效率。

DSP需要传输的数据是通过EMAC模块以及MII总线与PHY进行传输。

MDIO模块与PHY之间的总线MDIO bus有时钟线和数据线组成，主要用于配置PHY的控制寄存器。

本信号处理系统还具有实时调试和仿真功能，由于核心处理器是本系统的信息处理和交互的中心枢纽，因此整个系统的实时调试和仿真功能就通过对核心处理器的实时调试实现，对DSP的实时仿真采用标准的JTEG模式。另外本信号处理系统中的大规模可编程模块FPGA同样是数据交互的协中心也是控制的中心，因此本发明中也通过对FPGA采用标准JTEG模式的实时和准实时的仿真，从而实现对整个系统的调试。

本发明中的核心处理器采用先进的二级自加载bootloader设计实现其运行程序的自动加载和运行，此设计需要在核心处理器片外配置存储芯片，这也是通用的DSP系统配置方案，而本发明中的存储芯片选用支持无延时快速存取的FLASH芯片，。对于DM642DSP只支持8-bit ROM boot，boot过程由DMA/EDMA作为单帧或单块自动完成（from the ROM toaddress0）。在块传输完成之后，DSP从复位模式跳出并可以从地址0开始运行。

但是由于DM642只能利用片内Bootloader从Flash搬运1k bytes的数据，因此在程序较大时需要利用这1k bytes的数据作为二级的Bootloader把实际的程序再搬运进片内，并从程序入口点开始执行。这项技术就是先进的二级Bootloader技术，可以实现大规模程序的自动加载和执行。

本发明中由于DM642的片内存储器较小不能满足数据处理和视频显示程序运行的需要，需要在片外扩展存储器用于存储中间变量和需要显示的数据。为了实现核心处理器的正常运行，实现其与本系统其它外设芯片间的高速数据交互，本发明在核心处理器片外配置了两片高速128兆32比特位宽的SDRAM并行接入处理器EMIF的64位总线。

本发明中可编程逻辑器件的功能实现本系统中各模块间的数据和控制的时序配合功能，并实现复杂显示功能例如OSD功能，以及实现人机交互控制界面功能。本发明中可编程逻辑器件选用ALTERA公司大规模FPGA芯片，它具有充足的逻辑门和I/O资源。用其实现人机交互控制功能的详细过程是这样的：

按钮种类及功能：MENU键，控制功能框之间的顺序跳转；OPTION键，控制某一功能框中各选项间跳转；CONFIRM键，确定键。

MENU键控制的功能框有：显示范围（10m，20m）；发射周期（50ms，100ms）；脉冲宽度（10ms，20ms，40ms）；调色板（灰度，彩色）；网格（on，off）；数据输出（网络输出，存储）；发射启动和停止。

实现方法：三个按钮均采用二进制按键形式，整个控制过程在FPGA中采用状态机形式实现。这个状态机共有八个状态组成（包括IDLE状态），系统上电时处于IDLE模式，首次按下MENU键触发此状态机，利用计数器控制顺序进入STATE1（显示范围）及其后各个状态（各状态有相应的状态字，并且进入每个状态时都要向DSP发出中断由DSP响应该中断读取状态字并在界面上做出相应跳转显示），当状态指针位于预定的状态时利用OPTION键在计数器控制下进入预定的选项，同样进入一个状态都要向处理器发出中断由处理器在界面上做出相应反映。最后由确定键告知DSP将最后选定的状态固化。图7为此状态机的状态转换情况。

本发明中还采用了先进的电源电量监控功能，由于系统工作于水下，电池电量直接影响到系统的工作情况，在系统中加入电量监控设置十分必要。本系统采用的电源监测方式是AD转换器实时连续采样电源电压和电流，由处理器根据需要读取AD采样值。

电源管理模块由两片AD组成，一片采样电源电压值，一片采样电源电流值，均使用8比特的AD转换器。因此与其的接口信号包括：8比特数据总线挂在处理器的EMIF数据总线上；两个片选信号；两个时钟信号。

8比特数据总线直接挂在处理器总线上，通过不同的地址空间产生片选信号选通这两片AD芯片，时钟信号由FPGA提供。

总之，本发明克服了光学成像设备作用距离近的问题的同时也克服了普通单波束或多波束声学成像设备分辨率低和清晰度差的问题，实现了水下高速实时高分辨率成像。本发明利用高速数据采集技术，水声信号处理技术，高速视频信号处理技术，大规模FPGA技术，高速视频信号编解码技术和网络通信技术，巧妙地将消费类电子视频处理技术应用于水声成像领域，发明了一种可以对水下自然景观，水下人为目标进行高分辨率精细成像的水下电子设备的核心处理系统。本发明主要解决水下光学成像设备难以发挥作用的范围，对水下环境和兴趣目标进行成像，此种声纳较光学成像设备的优势还在于可以对目标进行较大范围成像，较为宏观。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (5)

1.一种应用于水下成像声纳的信号处理系统，其特征在于，所述系统包含：

数据采集模块，用于将目标反射的多路水声信号进行实时采样；

数据处理模块，用于采用水声阵列信号处理方法和二维可视化处理方法将采样信号进行处理形成原始图像，然后采用视频编码方法对原始图像进行编码形成视频信号；

显控模块，将视频信号送入显示模块进行显示；

所述数据采集模块进一步包含：

前置预处理单元，用于对目标回波水声信号进行放大滤波处理，得到若干路预处理信号；

多路选择开关，用于接通若干路预处理信号中的一路，将接通的信号输入欠采样单元；

欠采样单元，用于以二十分之一于信号频率的采样速度对输入信号进行欠采样及模数转换；

缓存和传输模块，用于缓存欠采样得到的数据；其中，采用现场可编程门阵列FPGA内的双口RAM进行缓存，且缓存时将双口RAM分为两块，两块RAM以乒乓方式工作；

所述数据处理模块进一步包含：

接收模块，用于接收并存储数据采集模块采集的信号；

处理模块，用于计算采集信号的每个波束的输出结果，具体处理策略为：对于每一个波束，利用40路I通道数据和Q通道数据与对应余弦延时表和正弦延时表分别做复数相乘，然后将两个复数相乘的结果求和,再对求和结果取平方和，得到一个波束的输出结果，并将波束输出结果存储于输出数据池，重复若干次上述波束形成策略，得到各路波束输出结果；

波束输出模块，用于将处理模块得到的各路波束信号编码后输入显示模块进行显示；

其中，所述波束输出模块通过视频端口与视频编码器相连。

2.根据权利要求1所述的应用于水下成像声纳的信号处理系统，其特征在于，所述系统还包含：供电系统，用于为各功能模块供电。

3.根据权利要求1所述的应用于水下成像声纳的信号处理系统，其特征在于，所述处理模块和波束输出模块之间还包含：

灰度变换和调色板配置模块，用于将处理模块得到的各路波束信号进行灰度变换和调色板配置以生产RGB数据，再将生成的RGB数据存入先入先出缓存中。

4.根据权利要求1所述的应用于水下成像声纳的信号处理系统，其特征在于，所述视频端口通过基于FPGA的数据及控制模块与视频编码器相连；

所述基于FPGA的数据及控制模块，用于实现视频端口与视频编码器之间的数据和控制信号的时序配合并实现视频图像叠加OSD视频显示功能。

5.根据权利要求4所述的应用于水下成像声纳的信号处理系统，其特征在于，所述基于FPGA的数据及控制模块进一步包含：

数据滤波缓冲模块，用于接收来自信号处理器DM642的原始视频数据，利用多级触发器对数据进行缓冲以滤除数据中存在的干扰，并将处理过的数据存入缓存区以待数据双沿化处理模块读取；

时钟及控制信号滤波模块，用于接收来自信号处理器DM642的视频发送时钟及控制信号利用多级触发器以及计数器对时钟及控制信号进行缓冲并滤除其中存在的干扰，以供数据双沿化处理模块使用，并输出至视频编码芯片；

数据双沿化处理模块，用于接收来自数据滤波缓冲模块的数据和时钟及控制信号滤波模块的时钟和控制信号，并在时钟的上升沿和下降沿将数据的高八位和低八位分别放出，送至数据输出缓冲模块；

视频图像叠加OSD模块，用于将事先预制好的存储在缓存内的图像叠加到实时处理形成的图像上去；

数据输出缓冲模块，用于将来自数据双沿化处理模块和视频图像叠加OSD模块的视频数据进行缓存，并配合时钟及控制信号滤波模块中的时钟进行输出。