CN104753541B - 无理数存储测试向量的测试数据压缩方法 - Google Patents
无理数存储测试向量的测试数据压缩方法 Download PDFInfo
- Publication number
- CN104753541B CN104753541B CN201510205839.3A CN201510205839A CN104753541B CN 104753541 B CN104753541 B CN 104753541B CN 201510205839 A CN201510205839 A CN 201510205839A CN 104753541 B CN104753541 B CN 104753541B
- Authority
- CN
- China
- Prior art keywords
- test vector
- test
- irrational number
- sequence
- irrational
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 130
- 239000013598 vector Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000003860 storage Methods 0.000 title claims abstract description 19
- 238000013459 approach Methods 0.000 claims abstract description 4
- 230000009182 swimming Effects 0.000 claims description 16
- 230000011218 segmentation Effects 0.000 claims description 3
- 238000007906 compression Methods 0.000 description 10
- 230000006835 compression Effects 0.000 description 10
- 238000013144 data compression Methods 0.000 description 4
- 230000006837 decompression Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000000638 solvent extraction Methods 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000000686 essence Substances 0.000 description 1
- 230000004899 motility Effects 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
本发明公开了一种无理数存储测试向量的测试数据压缩方法，其为故障覆盖率引导的无理数存储测试向量的测试数据压缩方法，包括以下步骤：一、根据待测试集成电路的电路结构生成故障列表；二、对故障运行自动测试向量生成工具以此生成相应故障的测试向量；三、统计游程长度；四、初步估计无理数的对应区间；五、二分无理数区间，逐次逼近；六、无关位填充；七、随机测试；八、判断步骤七的故障列表是否为空，如果故障列表为空，则转到步骤九，否则转到步骤二；九、结束，返回所有记录形如
Description
技术领域
本发明涉及一种集成电路测试技术中的无理数存储测试向量的测试数据压缩方法，特别是对系统芯片(System-on-a-Chip，SoC)的外建自测试(Built-Out Self-Test，BOST)方法中测试数据压缩方法，具体地为一种故障覆盖率引导的无理数存储测试向量的测试数据压缩方法。
背景技术
集成电路技术的发展使得可在一个芯片中集成数以亿计的器件，并且可以集成预先设计和经过验证的IP，如存储器，微处理器，DSP等。这种多元化的集成芯片已经成为能处理各种信息的集成系统，被称为片上系统或系统芯片。SoC大大降低了系统成本，缩短了设计周期，加快了产品上市时间，但是SoC产品的测试面临越来越多的挑战，如：
1、芯片测试点少，可直接控制或观测的测试点有限，通常只能通过芯片有限的输入/输出引脚进行测试，而芯片内部节点很难通过宏观机械装置直接控制或观测；
2、自动测试设备(ATE)价格昂贵，芯片的设计和制造技术发展速度比ATE的设计和制造技术发展快，芯片的时钟频率已超过了目前最先进的ATE的频率，无法进行全速测试；
3、测试数据量大，SoC中集成的IP越多，所需测试数据量就越大。预计到2014年存储测试向量所需存储器的容量是1999年的150倍，将会超过ATE的存储深度。
为了能够继续有效地应用传统的自动测试设备来测试SOC芯片，必须首先解决大量的测试数据和有限的芯片管脚对高带宽传输的需求问题。随着自动测试设备数据带宽的增加，设备成本的上升，一个芯片的测试成本将超过生产它的费用。解决这一问题的方法主要采用外建自测试技术，也叫做测试源的划分技术，相对于原本扫描链结合ATE的测试方法而言，测试源的划分技术将ATE的部分测试功能转移到被测试的芯片上，芯片上的解压器成为一种无存储的数据源，因此，可以进一步减少测试硬件的成本，更好地权衡自动测试设备与片上测试器的成本分配。同样，相对于BIST而言，BOST将部分芯片上的测试模式生成资源移到离线的自动测试设备上，通过数据压缩技术来减少存储需求和测试时间，芯片之外主要建立一个经过变换的测试数据存储源，以用来减少测试数据的传输，同时在芯片上又不需要花费太多的硬件来执行数据变换，实现测试模式的生成。
如今大规模SoC的测试数据集对测试仪存储深度的要求已经达到吉比特的量级，解决测试数据集存储的成本问题已经成为降低总测试成本的关键。BOST结构或者说TRP技术可以有效解决测试数据量缩减的问题。
测试数据的吞吐量可以通过静态数据压缩技术，如游程编码，Golomb编码和FDR编码(频率导向的游程编码)进行有效的缩减。这些编码技术将事先由内核供应商提供的预计算测试矢量集TD通过压缩，编码成一个体积相对较小的测试矢量集TE，并且存储在ATE的存储器中。然后由片上的解码器在测试图形施加的阶段执行将TE恢复成TD，来实现测试矢量的解压缩。先通过对原测试矢量集TD进行差分编码产生差分矢量序列Tdiff，然后再对差分矢量序列进行压缩编码，可以进一步有效提高数据压缩率，降低测试集尺寸，减少测试时间。一般来说，使用差分序列编码Tdiff和循环扫描寄存器CSR解码并不是必需的，其是否选用取决于数据压缩效率和额外硬件开销两者之间的权衡折衷。
测试编码的压缩方法按照数学原理分类，可以分为统计编码、传统游程编码、Golomb编码、FDR编码等。其基本的压缩原理都是基于对二进制码流中连续出现的0或者1进行编码压缩，从而实现数据量的缩减；按照码字特征分类，可以分为定长---定长，定长---变长，变长---定长，变长---变长四种不同的编码方式。一般而言，定长到定长的压缩效率最低，而变长到变长的压缩效率最高。当然实际的压缩效率必然与待压缩的数据特征有关，按照编码对象分类，可以分为直接编码和相关编码两种方式。
编码压缩技术所用测试集TD其测试模式数量较少，测试时间相对BIST更短；并且它不需要测试模式生成电路和响应压缩分析电路，其解压电路的成本低于BIST；对于不支持BIST的CUT也可实现测试，具有广泛的应用性。
发明专利zl201010262928.9(公开号CN101968528A，公开日20110209)提出了将测试数据转换成无理数的方法来存储，从理论上可以无限压缩测试数据，可以从根本上解决测试数据的存储问题。然而该发明中存在：(1)在查找无理数之前就将所有无关位填充，减少算法的灵活性，也降低了查找到的无理数的概率；(2)对无理数的查找，采用的是对小数直接运算的方法，计算量大，运行时间长；(3)未将无理数编码与自动测试向量产生结合起来。
发明内容
基于上述缺陷，本发明提供一种故障覆盖率引导的无理数存储测试向量的测试数据压缩方法。本发明一方面在自动测试向量生成时就考虑无理数编码，先编码难测故障点所对应的测试向量，可以减少易测故障点对应测试向量的编码数；另一方面在无理数编码时考虑易测故障点，让无理数解压后再运行一段时间，可以提高故障覆盖率。
本发明的解决方案是：一种无理数存储测试向量的测试数据压缩方法，其为故障覆盖率引导的无理数存储测试向量的测试数据压缩方法，该测试数据压缩方法包括以下步骤：
一、根据待测试集成电路的电路结构生成包含若干故障的故障列表；
二、选择任一故障，运行自动测试向量生成工具以此生成相应故障的测试向量，最终形成级联后原始测试数据即测试向量序列S；
三、统计级联后原始测试数据的游程长度Y1、Y2、……，Yn，其中，Yn表示为第n个测试向量的游程长度，n为正整数：将测试向量按0类型游程统计游程长度，直到无关位结束，若无关位与前一游程能组成同一游程，则舍弃最后一游程长度，只记前若干游程长度，否则记所有游程长度；
四、初步估计无理数的对应区间，其中m、l为整数：步骤三中对应的游程长度为Y1、Y2、……，Yn，默认第1位为个位，其它全为小数部分，将其转化为小数得到Y1.Y2……Yn；记步骤三的小数Y1.Y2……Yn＝x，则有x∈[Y1.Y2……Yn，Y1.Y2……(Yn+1))，初步估计x对应的无理数的区间 方法如下：(1)令xk∈[(Y1.Y2……Yn)k，(Y1.Y2……(Yn+1))k)；(2)计算k＝2并保留一位小数时，则xk∈[A.A1，B.B1)；(3)将[A.A1，B.B1)与无理数对应，则有因此有a＝A，b＝B，即x∈
五、二分无理数区间，逐次逼近：取计算并与x比较，将对应的小数按0类型游程展开成序列，判断该序列前w位与测试向量序列S能否在所有确定位一一对应，如果能一一对应，转至步骤六；
六、无关位填充：在步骤五中已经找到与x对应的无理数即将无理数展开成小数并按0类型游程转换成序列，将该序列与测试向量序列S一一对应从头到尾，将所有无关位全部填充；
七、随机测试：将展开成小数，转换成游程长度再转换成0、1序列，该0、1序列长度取原测试向量长度的1000倍，将该0、1序列分割成1000个测试向量，运行故障模拟程序，检查其能测的故障，将能测故障从原始故障列表中删除，记录每个故障的第一个无理数对应的整数m和l；
八、判断步骤七的故障列表是否为空，如果故障列表为空，则转到步骤九，否则转到步骤二；
九、结束，返回所有记录形如的所有无理数对应的整数m和l。
作为上述方案的进一步改进，在步骤五中，判断该序列前w位与测试向量序列S能否在所有确定位一一对应，如果不能一一对应，则若则令a＝c，重复步骤五。
进一步地，若则令b＝c，重复步骤五。
本发明将无理数编码与自动测试向量生成结合起来，减少编码易测故障点对应的测试向量数量，达到减少测试数据的目的；一方面在自动测试向量生成时就考虑无理数编码，先编码难测故障点所对应的测试向量，可以减少易测故障点对应测试向量的编码数；另一方面在无理数编码时考虑易测故障点，让无理数解压后再运行一段时间，可以提高故障覆盖率。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明是将自动测试向量生成与无理数编码结合起来，减少编码易测故障点对应的测试向量数量，达到减少测试数据的目的。下面结合具体的例子对本发明的故障覆盖率引导的无理数存储测试向量的测试数据压缩方法进行详细的介绍说明。
a、根据待测试集成电路的电路结构生成包含若干故障的故障列表。
b、选择任一故障，运行自动测试向量生成工具以此生成该故障的测试向量，同时将该故障点从故障列表中删除，最终形成级联后原始测试数据即测试向量序列S。
c、游程长度统计。统计级联后原始测试数据的游程长度Y1、Y2、……，Yn，其中，Yn表示为第n个测试向量的游程长度，n为正整数。将该测试向量按按0类型游程统计游程长度，直到无关位结束。若无关位与前一游程可以组成同一游程，舍弃最后一游程长度，只记前若干游程长度；否则记前所有游程长度。
不失一般性，设级联后原始测试数据为：001 0000001 0000000001 0X1 000XX1XXX00XX01，只用统计前三个游程，即游程长度分别为2、6和9。
d、初步估计无理数(其中m、l为整数)对应区间。
如，步骤c中对应的游程长度为2、6和9，默认第一位为个位，其它全为小数部分，将其转化为小数得到2.69，记步骤c的小数为x，则有x∈[2.69，2.70)。初步估计x对应的无理数的区间方法如下：先计算k＝2并保留一位小数时，xk∈[7.2，7.3)，将该区间与无理数对应有[7.2，7.3)(7，8)，因此有a＝7，b＝8，即
e、二分无理数区间，逐次逼近。取计算并与x比较，将对应的小数按0类型游程展开成序列，判断该序列前w位能否与S能否在所有确定位一一对应，如果能一一对应，转至步骤f；否则，若则令a＝c，重复步骤e；若则令b＝c，重复步骤e。如步骤d中，首先 令即第一次无理数区间变为重复此过程，此时有而展开成序列为001 0000001 0000000001 001 000001 000000001 001，前38位正好与序列S＝0010000001 0000000001 0X1 000XX1 XXX00XX01在所有确定位一一对应，转至步骤f。
f、无关位填充。在步骤d中已经找到与x对应的无理数即将无理数展开成小数并按0类型的游程转换成序列，将该序列与序列S一一对应从头到尾，将所有无关位全部填充。上述步骤e中展开成长度为38的序列为001 0000001 0000000001 001000001 000000001，将该序列与序列S＝0010000001 0000000001 0X1 000XX1 XXX00XX01一一对应，填充无关位，得到：001 0000001 0000000001 001 000001 000000001，红色部分为无关位的填充结果。
g、运行随机测试。将展开成小数，转换成游程长度再转换成0、1序列，该0、1序列长度取原测试向量长度的1000倍。将该0、1序列分割成1000个测试向量，运行故障模拟程序，检查其能测的故障，将能测故障从原始故障列表中删除，记录第一个无理数对应的整数m和l。
h、故障列表是否为空，如果故障列表为空，转到步骤I，否则转到步骤b。
i、结束，返回所有记录形如的所有无理数对应的整数m和l。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (3)
1.一种无理数存储测试向量的测试数据压缩方法，其为故障覆盖率引导的无理数存储测试向量的测试数据压缩方法，其特征在于：该测试数据压缩方法包括以下步骤：
一、根据待测试集成电路的电路结构生成包含若干故障的故障列表；
二、选择任一故障，运行自动测试向量生成工具以此生成相应故障的测试向量，最终形成级联后原始测试数据即测试向量序列S；
三、统计级联后原始测试数据的游程长度Y1、Y2、……，Yn，其中，Yn表示为第n个测试向量的游程长度，n为正整数：将测试向量按0类型游程统计游程长度，直到无关位结束，若无关位与前一游程能组成同一游程，则舍弃最后一游程长度，只记前若干游程长度，否则记所有游程长度；
四、初步估计无理数的对应区间，其中m、l为整数：步骤三中对应的游程长度为Y1、Y2、……，Yn，默认第1位为个位，其它全为小数部分，将其转化为小数得到Y1.Y2……Yn；记步骤三的小数Y1.Y2……Yn＝x，则有x∈[Y1.Y2……Yn，Y1.Y2……(Yn+1))，初步估计x对应的无理数的区间 方法如下：(1)令xk∈[(Y1.Y2……Yn)k，(Y1.Y2……(Yn+1))k)；(2)计算k＝2并保留一位小数时，则xk∈[A.A1，B.B1)；(3)将[A.A1，B.B1)与无理数对应，则有因此有a＝A，b＝B，即
五、二分无理数区间，逐次逼近：取计算并与x比较，将对应的小数按0类型游程展开成序列，判断该序列前w位与测试向量序列S能否在所有确定位一一对应，如果能一一对应，转至步骤六；
六、无关位填充：在步骤五中已经找到与x对应的无理数即将无理数展开成小数并按0类型游程转换成序列，将该序列与测试向量序列S一一对应从头到尾，将所有无关位全部填充；
七、随机测试：将展开成小数，转换成游程长度再转换成0、1序列，该0、1序列长度取原测试向量长度的1000倍，将该0、1序列分割成1000个测试向量，运行故障模拟程序，检查其能测的故障，将能测故障从原始故障列表中删除，记录每个故障的第一个无理数对应的整数m和l；
八、判断步骤七的故障列表是否为空，如果故障列表为空，则转到步骤九，否则转到步骤二；
九、结束，返回所有记录形如的所有无理数对应的整数m和l。
2.如权利要求1所述的无理数存储测试向量的测试数据压缩方法，其特征在于：在步骤五中，判断该序列前w位与测试向量序列S能否在所有确定位一一对应，如果不能一一对应，则若则令a＝c，重复步骤五。
3.如权利要求2所述的无理数存储测试向量的测试数据压缩方法，其特征在于：若则令b＝c，重复步骤五。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510205839.3A CN104753541B (zh) | 2015-04-27 | 2015-04-27 | 无理数存储测试向量的测试数据压缩方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510205839.3A CN104753541B (zh) | 2015-04-27 | 2015-04-27 | 无理数存储测试向量的测试数据压缩方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104753541A CN104753541A (zh) | 2015-07-01 |
| CN104753541B true CN104753541B (zh) | 2016-10-12 |
Family
ID=53592734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510205839.3A Active CN104753541B (zh) | 2015-04-27 | 2015-04-27 | 无理数存储测试向量的测试数据压缩方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104753541B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105606991A (zh) * | 2015-12-21 | 2016-05-25 | 安庆师范学院 | 基于向量切分的线性压缩方法 |
| CN106953643B (zh) * | 2017-04-11 | 2020-06-26 | 安庆师范大学 | 二分区间法的集成电路数据解压电路及方法 |
| CN107026651B (zh) * | 2017-04-11 | 2020-07-14 | 安庆师范大学 | 二分区间的数据压缩方法及集成电路的测试数据存储方法 |
| CN107144782B (zh) * | 2017-04-21 | 2019-05-14 | 吴海峰 | 基于连分数存储的集成电路测试数据压缩方法 |
| CN110795897B (zh) * | 2019-09-06 | 2021-06-22 | 无锡江南计算技术研究所 | 一种针对多种错误类型的片上存储器bist验证方法 |
| CN110879348B (zh) * | 2019-11-29 | 2022-02-22 | 安庆师范大学 | 基于可测试面积估算测试性能的测试集重排序方法及装置 |
| CN113553002A (zh) * | 2021-06-11 | 2021-10-26 | 宁乐 | 一种利用无理数的特性进行数据压缩和存储的方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101968528A (zh) * | 2010-08-19 | 2011-02-09 | 詹文法 | 集成电路测试中的测试数据压缩方法 |
| CN102904579A (zh) * | 2012-10-25 | 2013-01-30 | 吴海峰 | 基于逐次逼近法的编码压缩方法 |
| CN102932000A (zh) * | 2012-10-25 | 2013-02-13 | 詹文法 | 快速查找无理数的测试数据压缩方法 |
-
2015
- 2015-04-27 CN CN201510205839.3A patent/CN104753541B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101968528A (zh) * | 2010-08-19 | 2011-02-09 | 詹文法 | 集成电路测试中的测试数据压缩方法 |
| CN102904579A (zh) * | 2012-10-25 | 2013-01-30 | 吴海峰 | 基于逐次逼近法的编码压缩方法 |
| CN102932000A (zh) * | 2012-10-25 | 2013-02-13 | 詹文法 | 快速查找无理数的测试数据压缩方法 |
Non-Patent Citations (2)
| Title |
|---|
| 无理数字典码的测试数据压缩方案;吴海峰，詹文法，程一飞;《计算机工程与应用》;20140401;第50卷(第07期);第235-237页和第241页 * |
| 集成电路测试数据减少技术综述;詹文法，程玉胜;《安庆师范学院学报（自然科学版）》;20130430;第19卷(第2期);第52-56页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104753541A (zh) | 2015-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104753541B (zh) | 无理数存储测试向量的测试数据压缩方法 | |
| US20180095128A1 (en) | Software-based self-test and diagnosis using on-chip memory | |
| CN102353894B (zh) | 基于参考向量和位掩码的soc的测试方法 | |
| CN102262209B (zh) | 一种基于广义折叠集的自动测试向量生成方法 | |
| CN101968528B (zh) | 集成电路测试中的测试数据压缩方法 | |
| CN101158706A (zh) | 一种大规模集成电路测试数据与测试功耗协同优化的方法 | |
| CN102522120B (zh) | 一种字典编码压缩方法 | |
| US20100179784A1 (en) | Test pattern compression | |
| Rooban et al. | Prediction of theoretical limit for test data compression | |
| Clouqueur et al. | Design and analysis of multiple weight linear compactors of responses containing unknown values | |
| Xie et al. | Fast seismic data compression based on high‐efficiency SPIHT | |
| CN101762782B (zh) | 系统芯片外建自测试数据的压缩方法及专用解码单元 | |
| CN102323540A (zh) | 一种基于编码的soc的测试方法 | |
| US20020162066A1 (en) | Test vector compression method | |
| CN101937056B (zh) | 数字集成电路测试数据的压缩生成方法 | |
| CN102932000B (zh) | 快速查找无理数的测试数据压缩方法 | |
| CN107026651B (zh) | 二分区间的数据压缩方法及集成电路的测试数据存储方法 | |
| CN104811208B (zh) | 一种基于无理数存储测试数据的解压方法 | |
| CN102904579B (zh) | 基于逐次逼近法的编码压缩方法 | |
| Mehta et al. | Hamming distance based 2-D reordering with power efficient don't care bit filling: optimizing the test data compression method | |
| CN105137322B (zh) | 一种基于最大近似相容的分组测试向量的编码压缩方法 | |
| Vohra et al. | Optimal selective count compatible runlength encoding for SOC test data compression | |
| Sivanandam et al. | Test data compression for digital circuits using tetrad state skip scheme | |
| Yang et al. | State-sensitive X-filling scheme for scan capture power reduction | |
| CN105606991A (zh) | 基于向量切分的线性压缩方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 246000 1318 Jixian North Road, Anqing, Anhui Patentee after: ANQING NORMAL University Address before: 246000 1318 Jixian North Road, Anqing, Anhui Patentee before: ANQING NORMAL University |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210107 Address after: 247099 Electronic Information Industrial Park 10, Chizhou economic and Technological Development Zone, Anhui Patentee after: CHIZHOU HISEMI ELECTRONIC TECHNOLOGY Co.,Ltd. Patentee after: ANQING NORMAL University Address before: 246000 1318 Jixian North Road, Anqing, Anhui Patentee before: ANQING NORMAL University |
|
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 247099 Electronic Information Industrial Park 10, Chizhou economic and Technological Development Zone, Anhui Patentee after: Chizhou Huayu Electronic Technology Co.,Ltd. Patentee after: Anqing Normal University Address before: 247099 Electronic Information Industrial Park 10, Chizhou economic and Technological Development Zone, Anhui Patentee before: CHIZHOU HISEMI ELECTRONIC TECHNOLOGY CO.,LTD. Patentee before: Anqing Normal University |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20211223 Address after: 247100 No. 106, Fenghuang Road, economic and Technological Development Zone, Chizhou City, Anhui Province Patentee after: Chizhou Huayu Electronic Technology Co.,Ltd. Address before: 247099 Electronic Information Industrial Park 10, Chizhou economic and Technological Development Zone, Anhui Patentee before: Chizhou Huayu Electronic Technology Co.,Ltd. Patentee before: Anqing Normal University |