CN104715919A - 用于制造用于芯片装置的感应芯的方法及芯片装置 - Google Patents

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Abstract

本发明提出了一种用于制造感应芯的方法，其中，所述方法包括以下步骤：在板状的磁芯的第一表面之上构造第一电导体；在板状的磁芯的第二表面之上构造第二电导体，所述第二表面与所述第一表面相对；以及借助于垂直于所述第一电导体和所述第二电导体地对所述板状的磁芯进行分割来构造所述感应芯。

Description

用于制造用于芯片装置的感应芯的方法及芯片装置
技术领域
不同的实施例基本上涉及用于制造用于芯片装置的感应芯的方法、用于构造芯片装置的方法和这样的芯片装置。
背景技术
芯片嵌入技术能够将芯片设置在平板例如系统支撑件、临时的支撑件或者印刷电路板PCB之上并且在该芯片之上并且在该平板处含有灌浆或者封装材料的附着。这样的嵌入的芯片装置在多种技术领域得以使用并且含有多种部件。例如，如此嵌入的芯片装置能够在RF-技术、无线领域、通信领域、逻辑装置领域加以使用。另一种领域诸如为转换器(例如DC-DC转换器)，以便降低其尺寸并且减小电寄生。然而，由于相对高的电容和电感值使得将无源构件集成在此类的转换器之中变得困难，其中，应该借助于感应器来构造电感，该感应器具有尽可能小的欧姆式的和磁性的损耗。
在现有技术之中已知了不同的解决方案来构造此类的感应器。例如使用分布式的感应器，将它们安装到印刷电路板之上并且电连接。此外，也已知了嵌入感应器或者电感，然而这样来制造而变得相对较大而且较为沉重。
发明内容
不同的实施例提供了一种用于制造感应芯(Induktorkern)的方法，其中，所述方法具有以下步骤：在板状的磁芯的第一表面之上构造第一电导体；在所述板状的磁芯的第二表面之上构造第二电导体，所述第二表面与所述第一表面相对；以及借助于垂直于所述第一电导体和所述第二电导体地对所述板状的磁芯进行分割来构造所述感应芯。
不同的实施例提供了一种用于制造芯片装置的方法，其中，所述方法具有：将具有至少一个接触盘的至少一个芯片设置在载体的第一部分之上；将依据实施例所制造的感应芯如此地设置在所述载体的第二部分之上，使得所述至少一个感应芯的所述第一表面垂直于所述载体的主表面地加以设置；以及将所述至少一个接触盘与所述感应芯的所述第一或者第二电导体中的一个接触。
不同的实施例提供了一种芯片装置，其具有：具有第一部分和第二部分的载体；具有至少一个接触盘的至少一个芯片，所述芯片设置在所述载体的所述第一部分之上；具有磁芯的感应芯，所述磁芯具有在所述磁芯的第一表面之上的第一导体以及在所述磁芯的第二表面之上的第二导体，所述第二表面与所述磁芯的所述第一表面相对；其中，所述感应芯被设置在所述载体的所述第二部分之上；其中，所述第一导体和所述第二导体借助于至少一个导轨相互电连接；其中，所述感应芯的所述第一表面垂直于所述载体的主表面地加以设置；并且其中，所述芯片的所述至少一个接触盘借助于中间导体与所述感应的所述第一和所述第二电导体中的一个电连接。
不同的实施例提供了一种芯片装置，其具有：至少一个具有至少一个接触盘的芯片；具有磁芯和在所述磁芯的第一表面之上的第一导体和在所述磁芯的第二表面之上的第二导体的感应芯，所述第二表面与所述磁芯的所述第一表面对面；其中，所述芯片和所述感应芯嵌入封装件之中并且所述第一导体和所述第二导体借助于导轨相互电连接；其中，所述芯片的所述至少一个接触盘借助于中间导体与所述感应芯的所述第一和所述第二电导体中的一个电连接。
接下来将描述用于制造感应芯的方法的特定的示例性实施例、用于制造芯片装置的特定的示例性实施例和所述芯片装置的特定的示例性实施例。在此特定的示例性实施例的设计方案也能够分别相互地加以结合。
特别地，所述磁芯能够具有铁磁性材料或者由其组成。示例性地，所述铁磁性材料能够为铁或者软铁、铁氧体、铁镍合金、铁钴合金、铌合金、钕合金、稀土合金。特别地，所述第一和所述第二电导体能够施加、构造或者设置在所述板状的磁芯的主表面的介电质层之上。或其它铁磁材料。此外，能够在感应芯中仅在两侧之上构造电导体，而在该感应芯的其余的四个表面与电导体留空。
特别地，所述芯片能够为半导体芯片。特别地，所述芯片装置还能够具有开关、晶体管、IGBT、NMIC(单片微波集成芯片)、驱动装置、控制器、电容和其他的电气的和/或电子的构件或者不见。根据需要的不同在所述芯片装置之中也能够存在多个感应芯。
概念“感应芯”能够尤其是描述用于感应器或者电感的磁芯，其已经区具有一些但是不是所有必要的导体或者导轨，他们对于构造围绕所述磁芯的线圈来说是必要的，也就是说，构造一个完整的感应器或者电感来说是必要的。因此，换句话说，其为中间产品或者半成品，借助于其然后能够以简单的方式或者方法制造用于芯片装置的成品的感应器。因此，其尤其是区别于已经成品地加以构造的感应器，该成品的感应器尤其是已经具有完整地加以构造的线圈或者导轨。
特别地，所述分割以这样的方式和方法来设置，以便分割具有所述第一电导体和所述第二电导体的所述板状磁芯。因此，能够制造多个具有磁芯和在槽中的电导体的感应芯。能够借助于每种已知的技术用于实施所述电导体或者导轨的构造或者形成。例如，借助于PVD(物理气相沉积)、电镀或者层压能够施加所述导体。所述导体的结构能够例如半加成或者半减成地实现。优选地，在锯迹中的金属含量通过相应的结构/中断来较低地保持。
特别地，所述感应芯能够如此地设置在所述载体之上或者在所述封装(嵌入质、密封剂)之中，从而使得所述第一电导体与所述芯片的侧壁相邻地加以设置。优选地，借助与其嵌入在所述封装之中的感应芯的第一导体和所述第二导体相互电连接的导轨设置在所述封装的主表面之上。优选地，所述载体通过整块的载体来形成，从而使得所述载体的第一部分和第二部分分别形成整块的载体的一个分段。替代地，所述载体也能够借助于两个分开的部分加以构造，其中，之后第一部分形成第一部分载体并且第二部分形成第二部分载体。特别地，附加于至少一个芯片还能够将另外的部件例如另外的芯片或者其他电子部件施加在所述载体之上。优选地，借助于所述感应芯的所述第一表面的相对于所述载体或者所述封装的主表面竖直地布置，所述第一和/或所述第二电导体也能够垂直于所述载体的主表面地加以设置。在此垂直尤其是基本上意味着竖直，也就是说确定的偏差例如在80°和100°之间的偏差同样处于概念竖直的概括范围之内。
概念“载体”或者支撑件能够尤其是平的、可支撑的结构，在其上能够设置或者放置芯片装置的部件。例如，作为载体能够使用基体、晶圆、边框或者临时的载体，即该载体在制造工艺期间能够用作辅助层并且接下来能够再次移除掉。例如，能够以嵌入式晶圆级球光栅阵列(eWLB)技术来应用辅助支撑件或者临时的载体，在其上能够安装芯片和感应芯并且在包裹之后能够借助于封装再次加以去除。
依据一种示例性的实施例提供了一种用于芯片装置的感应芯，其具有：板状磁芯；和第一电导体以及第二电导体，其中，所述第一电导体构造在所述板状磁芯的第一表面之上并且第二电导体构造在第二表面之上，所述第二表面与所述第一表面相对。
借助于在两侧上已经有用作线圈的一部分的电导体的感应芯的设置，能够以简单的方式实现将感应芯在设置该感应芯时例如借助于一个、两个或者多个重新布线层设置在载体之上以便完成感应器或者电感。为此在重新布线层之中设置的导轨能够将在感应芯之中尚未相互电连接的电导体相互电连接，从而围绕磁芯构造一个线圈或者至少一个导体环。因此，能够以简单的方式实现使得感应器具有相对高的电容值。
依据用于制造感应芯的方法的特定的示例性实施例，能够借助于设置具有导体的磁芯的分割来实施该分割。
该分割能够为特别简单的方式和方法，将磁芯分割成较小的单个部分，从而以简单的方式和方法实现多个感应芯。借助于该方法因此能够通过在大面积的板状磁芯上施加或者构造导轨并且然后将磁芯分割成多个部分的方法实现以简单的方式同时制造多个感应芯。除此之外或者附加于该分割来说，也能够实施其他的方法步骤，从而分割该磁芯，例如能够借助于激光或者类似物来实施磨料切割、磨、冲床、切割。
依据用于制造感应芯的方法的特定的示例性实施例能够在所述第一表面之上设置多个电导体并且在所述第二表面之上设置多个电导体。
特别地，所述多个导轨的装置优选地相邻地加以设置即一列地加以设置。替代地也能够恰好多列地加以设置。
特别地，在所述第一表面和/或在所述第二表面之上的多个电导体中的一些或者全部能够相互平行地或者至少大体上平行地加以设置。同样地，在所述第一表面的多个电导体能够与在所述第二表面之上的多个电导体平行地或者至少大体上平行地加以设置。
依据用于制造感应芯的方法的一个特定的示例性实施例，所述磁性的芯具有多个层。
特别地，因此，所述磁性的芯形成多层结构。单个的层能够具有铁磁性材料或者由其组成，并且相互之间电隔离。例如，所述磁芯能够具有多个薄的层压的金属层，由此能够降低感应损耗。此外，例如磁性的层电地或者借助于PVD来沉淀在板状的磁性芯之上或者所述芯之上来传达磁性的属性。此外还指出板状的磁性芯能够具有晶圆状或者多边形。板状意味着在这种关联下尤其是两个主表面(上/下)平行地或者至少基本上平面平行地加以走向。
依据用于制造感应芯的方法的一个特定的示例性实施例，在所述电导体和所述磁芯之间设置电隔离。
依据用于制造感应芯的方法的一个特定的示例性实施例，所述磁芯具有烧结的金属粉末。
借助于之后将烧结的金属粉末，磁芯的构造能够尤其是提供简单的可能性，即通过此类的磁芯具有更高的特定的电阻从而达到较小的感性损耗。
依据用于制造芯片装置的方法的一个特定的示例性实施例，所述载体为临时性载体。
特别地，所述临时性载体接下来在后续的工艺期间加以移除。所述临时性载体的移除能够尤其是在封装形成之后加以执行。
依据用于制造芯片装置的方法的一个特定的示例性实施例，所述载体具有至少一个导轨，并且所述感应芯如此地设置在所述载体之上，使得所述导轨相互电连接所述感应芯的所述第一电导体和所述第二电导体。
在这种情况下，所述载体能够不是临时性载体而是持续性载体或者基体，其能够保留在构造好的芯片装置之中，也就是说，其例如示出为封装的芯片装置的一部分。特别地，所述载体能够具有多个导轨，他们被构造适于将在所述磁芯的所述第一表面之上的多个电导体与在所述磁芯的所述第二表面之上的多个电导体相互连接。特别地，所述感应芯键合在所述载体之上。以这样的方法能够以简单的方式实现将所述感应芯的第一表面之上的第一电导体与在所述磁芯的第二表面之上的第二电导体电连接。因此，构造贯穿的导体，该导体形成线圈或者线圈的至少一个分段。在设置了多个电导体在所述磁芯的第一表面之上并且多个电导体在所述磁芯的第二表面之上的情况下，相应数量的电导轨能够在所述载体之中或者在其之上，尤其是构造在实施载体的第二部分之中，电导体分别将在所述磁芯的第一表面之上的电导体与在所述磁芯的第二表面之上的电导体相互电连接。以这样的方式能够构造具有多个绕相或者绕组的线圈。
依据用于制造芯片装置的方法的一个特定的示例性实施例将实施所述芯片装置的封装。
特别地，所述封装能够借助于浇注或者制模或者层压来执行。借助于所述封装能够尤其是产生(嵌入式)的基体，其能够示出所述芯片装置的封装。在所述封装的连接处能够可选地移除所述载体尤其是临时的载体。
依据用于制造芯片装置的方法的一个特定的示例性实施例将部分地断开所述封装。
特别地，能够构造盲孔或者通孔，它们能够被设置用于接触所述芯片、所述感应芯、所述载体(例如引线框架)或者其他芯片装置的部件之上的接触盘或者接触处。所述断开能够例如借助于激光打孔、蚀刻或者类似的工艺来实施并且能够构造结构化的封装。接下来能够构造金属层例如铜或者铝层，它们能够用于所述芯片装置的接触处。
依据用于制造芯片装置的方法的一个特定的示例性实施例，所述方法还具有以以下方式和方法在所述至少一个感应芯上施加重新布线层，即将在所述磁芯的第一表面之上的第一电导体与在所述磁芯的第二表面之上的第二导体电连接。
特别地，所述重新布线层也能够具有中间导体，其将所述第一导体与所述接触盘电连接。示例性地，一个或者多个重新布线层能够安装在部分断开的封装之上。附加地，能够安装另外的构件例如桥。替代地，所述一个或者多个重新布线层也能够在封装之前加以安装。所述载体能够尤其是引线边框、印刷电路板、球状光栅阵列(BGA)或者嵌入式晶圆级球光栅阵列(eWLB)。
因此，以简单的方式和方法实现了将依据示例性的实施例的方法所制造的并且尚不具有完整的线圈或者绕组围绕其磁芯的感应芯设置具有完整的线圈或者其绕组。特别地，这能够借助于重新布线层来实现，其在相应于所述感应芯的导体的相对应的区域加以构造并且在有别于其余的重新布线层的其他的区域加以构造。
依据所述芯片装置的一个特定的示例性实施例，所述感应芯具有一组电导体，这一组电导体分为多个第一电导体和多个第二电导体，其中，多个第一电导体设置在第一表面之上并且多个第二电导体设置在第二表面之上。
特别地，所述多个第一电导体中的多个电导体或者子集相互平行地或者至少基本上平行地加以设置和/或所述多个第二电导体中的多个电导体或者多个电导体中的第二子集能够相互平行地加以设置。特别地，所述电导体能够相互电隔离。
依据所述芯片装置的一个特定的示例性实施例，多个第一电导体中的至少一个与多个第二电导体中的两个电连接。
特别地，所述多个第二电导体中的两个相邻地加以设置。此外，能够构造至在一侧之上或者在多个第一电导体中的一个的末端处的所述两个电导体中的一个的连接，同时能够构造至在另一侧或者多个第一电导体中的导体的另一个末端处的两个电导体中的另一个的连接。特别地，也能够反过来对于多个第二电导体中的电导体同样有效。因此，能够借助于一组电导体以简单的方式构造具有多个绕组、变压器或者线圈环的线圈。
依据所述芯片装置的一个特定的示例性实施例，该芯片装置附加地具有至少一个重新布线层，其被设置在该封装之中。特别地，所述重新布线层能够因此构造在封装之中。这能够例如以eWLB技术来实现，通过在临时的支撑件上设置重新布线层来实现，在该支撑件上再次设置所述芯片和/或所述感应芯。接下来然后将该临时的支撑件至少部分地嵌入该封装或者密封剂之中并且在嵌入之后移除，由此观之所谓的人工的晶圆。
附图说明
在附图中，相同的附图标记在不同的图示中通常描述相同的部分。这些附图并非必须按比例绘制的，其中，取而代之地旨在强调且清楚地示出本发明的原理。在以下描述之中将参照所附的附图来描述本发明的不同的实施形式。
图1示出了依据示例性的实施例的感应芯；
图2示出了依据示例性的实施例的芯片装置；
图3示出了用于制造依据示例性的实施例的感应芯的方法的流程图；
图4示出了用于制造依据示例性的实施例的芯片装置的方法的流程图；以及
图5示出了另一种用于制造依据其他的示例性的实施例的芯片装置的方法的流程图。
具体实施方式
接下来所描述的说明书涉及所附的附图，这些附图详细地示出了在其中能够实际应用本发明的特定的细节和实施形式。
在此，词语“示例性”的意义应理解为“作为例子、情况或者图示来使用”。在此作为“示例性”地加以使用的任何的实施例或任何的设计并非必须与作为优选的或者有利地加以设计的其他的实施例或者设计不同。
图1示出了感应芯100，其具有板状的磁芯101，在该磁芯上构造有多个电导体102。在此，多个电导体102构造在该板状的磁芯的两个主表面之上并且基本上相互平行地加以设置。在此，该磁性能够由各种合适的磁性材料或者合金构成，例如软铁、铁氧体、铁镍合金、铁-钴合金、铌合金、钕合金、稀土合金或其它铁磁材料。在多个电导体102和磁芯101之间优选地分别构造一个层，该层由电隔离的或者介电的材料103所组成。
在此，磁芯的厚度并未扮演重要的角色并且能够根据相应的需求加以适配。为了降低感性损耗，该磁芯能够由多个薄层或者薄膜来构造，尤其是例如在2μm和15μm之间的厚度，这些薄层或者薄膜相互之间电隔离。替代地，该磁芯能够借助于金属粉末来构造，该金属粉末将在接下来加以烧结，这将同样能够减小所构造的感应器的涡流电流并且因此减小感性损耗。
在图1中还示出了具有多个电导体的磁芯。该磁芯能够在构造了多个电导体之后加以分割，以便得到多个感应芯或者所需的或者所期望的尺寸的感应芯。在此，该分割过程在图1中借助于示例性的圆锯104加以示出。然而，该分割、分离或者划分能够通过任何合适的工艺步骤加以执行。因此，应当注意：完成构造的感应器具有磁芯，其具有在两侧上构造的导体。特别地，多个导体恰好构造在该磁芯的两个侧面之上。多个导体相互电隔离，以便防止具体的导体的短路。在另一种实施形式之中，多个导体多层地加以设置以便达到更高的圈数和/或更低的欧姆电阻。
图2示出了依据示例性的实施例的芯片装置。特别地，图2示出了芯片装置200，在此，其示出具有芯片例如电子开关201，该电子开关设置在载体或者基体202之上。在此，该载体202能够为印刷电路板或者类似的诸如引线框架203。该芯片201具有多个接触盘204，它们借助于导轨205与另外的电气的或者电子的(未示出)部件加以连接。此外，该芯片装置200具有感应芯或者感应器100。该感应芯100在此具有多个电导体102，它们在图2中构造在该感应芯100的侧面之上。特别地，多个表面中的在其上构造有电导体102的一个表面由此而与该芯片201的侧壁相邻并且基本上垂直于该载体202的主表面。在图2中可以看出该感应芯100的装置为图1的经分割的感应芯旋转90度。
在图2中在上面的和下面的侧之上在该感应芯100之处还设置了多个导轨208，它们分别将两个电导体102相互连接。该导轨208能够尤其是重新布线层的一部分，其在图2中为了清楚示出起见而未完全地加以示出。通过该些导轨该图1中的感应芯的中间产品或者半成品能够后续构造成完整的感应器即具有磁芯的线圈。
芯片装置200还能够借助于封装材料或者钝化材料来加以封装。在封装之后该封装件再次在一些位置开口，以便实现该芯片装置的电气的或者电子的部件的接触。替代地，该封装也能够在构造所存在的接触盘或者位置时已经释放，该些接触盘构造或者构思用于该芯片装置的外部的接触。该封装尤其是借助于造型工艺来加以构造并且形成基体。优选地，该封装在构造或者设置重新布线层之前得以构造。该封装在图2中通过虚线206加以示出。此外，该芯片装置能够构造成球栅阵列207。
图3示出了用于制造依据示例性的实施例的感应芯的方法的流程图。该方法尤其是具有提供磁芯(步骤300)，在该磁芯之上在第一表面之上构造有至少一个第一电导体(步骤301)。同时地或者随后，在该磁芯的第二表面之上构造有第二电导体(步骤302)，其中，第二表面与第一表面相对。依据另一个实施形式能够应用多层的电导体和/或磁芯。优选地，在此应当注意：即为后续沿着其进行分割的路径的锯迹主要不是金属层(例如铜层)。接下来，在其上构造有导体的该磁芯被分割(步骤303)，由此能够制造出多个感应芯。
接下来该感应芯能够在用于制造芯片装置的方法之中加以应用。特别地，在此，在第一分段或者部分之中在载体(例如具有重新布线层的载体)上设置有导轨，然后，第一导体与第二导体电连接。在该载体的另一个分段或者部分之上设置有具有至少一个接触盘的至少一个芯片。此外，在该感应芯和至少一个芯片之上设置有另一个层装置，优选地为重新布线层，该重新布线层再次具有导轨，该导轨用于将该感应芯的导体相互连接并且与至少一个芯片相连接的接触盘。
图4示出了用于制造依据示例性的实施例的芯片装置的方法的流程图。具体地，该方法具有提供单片的或者单个的感应芯(步骤401)，该感应芯例如借助于依据图3所示出的的方法加以制造。优选地，提供该感应芯用于在切丁带(Dicingtape)上加以使用。此外，将提供另外的部件(步骤402)，诸如临时的载体和芯片。在下一个步骤之中，对感应芯进行优选地90°的旋转并且放置或者设置在临时的载体之上(步骤403)。在此优选地，该临时的载体具有相对应的可用尺寸。此外，另外的部件尤其是至少一个芯片被设置在该临时的载体之上(步骤404)。
在将该感应芯和至少一个芯片设置在该临时的载体之上之后，对其加以封装，例如借助于造型措施或者层压(步骤405)。在封装之后，该临时的载体将被移除(步骤406)并且实施薄膜工艺化步骤，在该步骤之中将至少一个重新布线层施加或者设置在该封装之上(步骤407)。优选地，既在该封装的顶侧也在其底侧之上施加至少一个重新布线层，以便将该感应芯的多个导体相互连接并且在必要时与该芯片的接触盘相连接。此后能够实施单片化或者单个化(步骤408)。
图5示出了用于制造依据其他的示例性的实施例的芯片装置的另一种方法的流程图。具体地，该方法具有提供单片的或者单个的感应芯(步骤501)，该感应芯例如借助于依据图3所示的方法加以制造。此外，提供另外的部件，诸如载体和芯片(步骤502)。在接下来的步骤之中对感应芯进行90°的旋转并且设置在该载体之上并且键合在构造在载体之上的接触位置或者导轨之上(步骤503)。该载体在此优选地具有相对应的可用尺寸。此外，另外的部件尤其是至少一个芯片被设置并且键合到该载体之上(步骤504)。
在将该感应芯和至少一个芯片设置在该临时的载体之上之后，对其加以封装，例如借助于造型措施或者层压(步骤505)。在封装之后，对该封装进行结构化，尤其是将该封装的部分再次移除或者断开，由此形成例如多种变型(步骤506)。接下来能够构造金属层(步骤507)，由此来构造接触层。附加地或者替代地能够实施薄膜工艺化步骤，在该步骤之中将至少一个重新布线层施加或者设置在该封装之上(步骤508)，以便将该感应芯的多个导体相互连接并且在必要时与该芯片的接触盘相连接。此后能够实施单片化或者单个化(步骤509)。
因此，总而言之，根据示例性的实施例能够将感应芯提供为半成品或者前向产品。其中，该感应芯具有磁芯和在其上的多个第一导体和多个第二导体，它们设置在该磁芯的相对设置的或者相反地设置的侧之上。然后，多个导体能够分别借助于重新布线层相互连接，以便构造线圈的圈。由此来构造感应器或者电感，其相较于其他在RDL(平面)上集成的感应器来说具有更高的电感，因为能够以简单的方式来构造该磁芯。因此，能够借助于该电感或者感应器来为DC-DC转换器提供足够的能量缓冲。
参照特定的实施例来特别地加以示出并且描述了本发明，而专业人员应当理解：能够对其在形式和细节方面采取不同的改变，而不偏离本发明的构思和保护范围，例如通过所附的权利要求所限定的那样。因此，本发明的保护范围通过所附的权利要求加以给出并且所有落入这些权利要求的意义之中的以及落入这些权利要求的等同物的范围之内的改变均应被本发明所包括。

Claims (19)

1.一种用于制造感应芯的方法，其中，所述方法包括：
在板状的磁芯的第一表面之上构造第一电导体；
在板状的磁芯的第二表面之上构造第二电导体，所述第二表面与所述第一表面相对；以及
借助于垂直于所述第一电导体和所述第二电导体地对所述板状的磁芯进行分割来构造所述感应芯。
2.根据权利要求1所述的方法，其中，借助于对设置有所述导体的磁芯进行锯开来实施所述分割。
3.根据权利要求1或2所述的方法，其中，在所述第一表面之上设置有多个电导体并且在所述第二表面之上设置有多个电导体。
4.根据权利要求1至3中任一项所述的方法，其中，磁性的芯具有多个层。
5.根据权利要求4所述的方法，其中，所述多个层具有至少一种由镍铁(Ni-Fe)合金和铁钴(Fe-Co)合金所组成的合金组中的一种合金。
6.根据权利要求4或5所述的方法，其中，所述多个层相互电隔离。
7.根据权利要求1至6中任一项所述的方法，其中，在所述电导体和所述磁芯之间设置有电隔离。
8.根据权利要求1至7中任一项所述的方法，其中，所述磁芯具有烧结的金属粉末。
9.一种用于制造芯片装置的方法，所述方法具有：
将具有至少一个接触盘的至少一个芯片设置在载体的第一部分之上；
将依据权利要求1至8中任一项所制造的感应芯如此地设置在所述载体的第二部分之上，使得所述至少一个感应芯的第一表面垂直于所述载体的主表面地加以设置；
将所述至少一个接触盘与所述感应芯的第一或者第二电导体中的一个接触。
10.根据权利要求9所述的方法，其中，所述载体为临时的载体。
11.根据权利要求9所述的方法，其中，所述载体具有至少一个导轨，并且所述感应芯如此地设置在所述载体之上，使得所述导轨相互电连接所述感应芯的所述第一电导体和所述第二电导体。
12.根据权利要求9至11中任一项所述的方法，所述方法还具有所述芯片装置的封装。
13.根据权利要求9至12中任一项所述的方法，所述方法还具有：
以以下方式和方法将重新布线层施加在所述至少一个感应芯之上，使得在所述磁芯的所述第一表面之上的所述第一电导体与在所述磁芯的所述第二表面之上的所述第二电导体电连接。
14.一种芯片装置，所述芯片装置具有：
具有第一部分和第二部分的载体；
具有至少一个接触盘的至少一个芯片，所述芯片设置在所述载体的所述第一部分之上；
具有磁芯的感应芯，所述磁芯具有在所述磁芯的第一表面之上的第一导体以及在所述磁芯的第二表面之上的第二导体，所述第二表面在所述磁芯的所述第一表面对面；
其中，所述感应芯被设置在所述载体的所述第二部分之上；
其中，所述第一导体和所述第二导体借助于至少一个导轨相互电连接；
其中，所述感应芯的所述第一表面垂直于所述载体的主表面地加以设置；并且
其中，所述芯片的所述至少一个接触盘借助于中间导体与所述感应的所述第一和所述第二电导体中的一个电连接。
15.根据权利要求14所述的芯片装置，其中，所述芯片装置被封装。
16.根据权利要求14或15所述的芯片装置，其中，所述感应器具有一组电导体，所述一组电导体分成多个第一电导体和多个第二电导体，其中，所述多个第一电导体被设置在所述第一表面之上并且所述多个第二电导体被设置在所述第二表面之上。
17.根据权利要求14至16中任一项所述的芯片装置，其中，所述多个第一电导体中的至少一个与所述多个第二电导体中的两个电连接。
18.一种芯片装置，其具有：
具有至少一个接触盘的至少一个芯片，
具有磁芯和在所述磁芯的第一表面之上的第一导体以及在所述磁芯的第二表面之上的第二导体的感应芯，所述第二表面与所述磁芯的所述第一表面相对；
其中，所述芯片和所述感应芯嵌入封装件之中并且所述第一导体和所述第二导体借助于导轨相互电连接；
其中，所述芯片的所述至少一个接触盘借助于中间导体与所述感应芯的所述第一和所述第二电导体中的一个电连接。
19.根据权利要求18所述的芯片装置，所述芯片装置附加地具有至少一个重新布线层，所述重新布线层被设置在所述封装件之中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106504853A (zh) * 2015-09-04 2017-03-15 三星电机株式会社 片式电感器及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10104764B2 (en) * 2014-03-18 2018-10-16 Texas Instruments Incorporated Electronic device package with vertically integrated capacitors
US9979273B2 (en) * 2016-05-19 2018-05-22 Abb Schweiz Ag Resonant converters with variable inductor
US11557421B2 (en) 2020-03-05 2023-01-17 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Integrated circuit structure with dielectric material to cover horizontally separated metal layers, and related method
CN113206057B (zh) * 2021-04-30 2022-09-06 深圳数马电子技术有限公司 芯片封装框架、芯片组件及制造芯片组件的方法
US20230065844A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6052289A (en) * 1998-08-26 2000-04-18 Micron Technology, Inc. Interdigitated leads-over-chip lead frame for supporting an integrated circuit die
CN1530972A (zh) * 2003-03-17 2004-09-22 Tdk��ʽ���� 电感器件及其生产方法
US20060157277A1 (en) * 2002-09-25 2006-07-20 Halliburton Energy Services, Inc. Method and system of controlling drilling direction using directionally sensitive resistivity readings
EP1983467A1 (de) * 2007-04-19 2008-10-22 Balluff GmbH Datenträger-/Sendevorrichtung und Verfahren zu ihrer Herstellung
DE202012012880U1 (de) * 2012-08-01 2014-04-22 Phoenix Contact Gmbh & Co. Kg Spulensystem

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7248035B2 (en) * 2002-12-12 2007-07-24 Analog Devices, Inc. Automatic test equipment pin channel with T-coil compensation
US8217748B2 (en) * 2007-11-23 2012-07-10 Alpha & Omega Semiconductor Inc. Compact inductive power electronics package
US9041152B2 (en) * 2013-03-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor with magnetic material

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6052289A (en) * 1998-08-26 2000-04-18 Micron Technology, Inc. Interdigitated leads-over-chip lead frame for supporting an integrated circuit die
US20060157277A1 (en) * 2002-09-25 2006-07-20 Halliburton Energy Services, Inc. Method and system of controlling drilling direction using directionally sensitive resistivity readings
CN1530972A (zh) * 2003-03-17 2004-09-22 Tdk��ʽ���� 电感器件及其生产方法
EP1983467A1 (de) * 2007-04-19 2008-10-22 Balluff GmbH Datenträger-/Sendevorrichtung und Verfahren zu ihrer Herstellung
DE202012012880U1 (de) * 2012-08-01 2014-04-22 Phoenix Contact Gmbh & Co. Kg Spulensystem

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106504853A (zh) * 2015-09-04 2017-03-15 三星电机株式会社 片式电感器及其制造方法

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