CN104656367B - 在euv光刻制程期间使用的euv掩膜 - Google Patents

在euv光刻制程期间使用的euv掩膜 Download PDF

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Abstract

本揭露涉及在EUV光刻制程期间使用的EUV掩膜。在一个例子中，所揭露的EUV掩膜包括：除其它以外，衬底；由形成于该衬底上方的钌和硅构成的多个多层对组成的多层堆栈，其中，当使用EUV光照射时，该掩膜适于具有有效反射平面，该有效反射平面位于该多层堆栈的最上层表面下方32纳米或更浅处；以及位于该多层堆栈的该最上层表面上方的覆盖层。

Description

在EUV光刻制程期间使用的EUV掩膜
技术领域
本揭露通常涉及半导体装置的制造，尤其涉及在极紫外(EUV)光刻制程期间使用的各种新颖掩膜。
背景技术
制造例如CPU(中央处理单元)、存储装置、ASIC(专用集成电路；applicationspecific integrated circuit)等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件，其中，场效应晶体管(NMOS及PMOS晶体管)代表制造此类集成电路装置所使用的一种重要的电路元件类型。一般来说，通过以详细的序列或流程执行若干制程操作来形成集成电路装置。此类制程操作通常包括沉积、蚀刻、离子注入、光刻及加热制程，通过以非常详细的序列执行这些制程来生产最终的装置。
装置设计人员不断被迫增加晶体管以及使用此类晶体管的集成电路产品的操作速度及电性性能。持续用于实现此类结果的一种技术是缩小各种装置的尺寸，例如晶体管的栅极长度。目前，晶体管装置的栅极长度(源漏区之间的距离)约为22至50纳米，未来可望进一步缩小尺寸。制造如此小的装置是一个巨大的挑战，尤其对于一些制程，例如光刻工具及技术。
典型的光刻制程通常包括如下步骤：(1)在晶圆或衬底上施加光阻层(感光材料)，通常通过旋涂制程实施；(2)在约90至120℃的温度下预烘烤(或软烘烤)该光阻层，以降低该光阻层中的溶剂水平并提升该光阻的黏附特性；(3)执行曝光制程，其中，使用光刻曝光工具将光罩或掩膜上的图案投射到该光阻层上,以在该光阻层中形成潜在图像；(4)在与该预烘烤制程相比高约5至15℃的温度下在该光阻层上执行曝光后烘烤；(5)执行显影制程，以将该光阻层中的该潜在图像转换为最终的光阻图像；以及(6)在约125至160℃的温度下执行后烘烤制程(或硬烘烤)，以移除残留固态物并提升该图案化光阻掩膜的黏附力。这些制程步骤导致形成“光刻后(post-litho)”图案化蚀刻掩膜，该图案化蚀刻掩膜可用于各种目的，例如作为蚀刻掩膜以在下方的绝缘材料层中形成沟槽/孔类型特征。上面的制程为本领域的技术人员所熟知，且因此这里将不再作更详细的说明。
作为背景，光刻工具及系统通常包括具有需要的波长的辐射源，光学系统，以及如上所述，包含想要在晶圆上形成的图案的掩膜或光罩。使辐射透过该掩膜或光罩或使其从该掩膜或光罩上反射回来，从而在由半导体晶圆的表面上所形成的光阻材料构成的感光层上形成图像。在此类系统中所使用的辐射可为光，例如紫外光、深紫外光(deepultraviolet light；DUV)、真空紫外光(vacuum ultraviolet light；VUV)、极紫外光(extreme ultraviolet light；EUV)等。该辐射还可为x射线辐射、电子束辐射等。目前，半导体制造操作中所使用的大多数光刻系统是所谓的深紫外系统(DUV)，这些系统产生波长为248纳米或193纳米的辐射。不过，随着装置尺寸持续缩小，正在考验传统DUV光刻系统的功能及限制。这已导致所谓的极紫外系统的开发，也就是EUV系统，这些系统使用具有更短波长的辐射，例如波长小于20纳米，且在一些特定情况下，波长约为13.5纳米。DUV系统与EUV系统之间的一个基本区别涉及光罩的结构，以及光与光罩交互的方式。在DUV系统中，光(来自光源)通过光罩并照射感光材料层。相反，在EUV(或软x射线)光系统中，光(来自光源)从光学干涉涂层结构、多层掩膜上反射至感光材料。
图1A及1B显示现有技术EUV掩膜10的一个示例。掩膜10通常包括衬底12、多层膜堆栈14、覆盖层16以及吸收层18。多层堆栈14由多个多层对组成，其中，各多层对由第一层14A和第二层14B组成。在一个例子中，第一层14A可为钼层，第二层14B可为硅层。通常，在当前的技术中，掩膜10可包括40至50个这样的多层对。层14A、14B的厚度经设置以使入射光从多层堆栈14中的各界面同相反射。
覆盖层16经设置以使掩膜10在使用期间具有更好的化学稳定性及耐用性。通常，覆盖层16可为厚度约2纳米的钌层。吸收层18由一个或多个材料层组成，这些层适于吸收来自EUV系统的光源的入射光。例如，吸收层18可由钽基材料组成，例如氮化钽或氮化钽硼，且它可具有约50至70纳米的厚度。如图1A所示的各种材料层可通过执行已知的制造制程形成，例如物理气相沉积(physical vapor deposition；PVD)、电子束沉积(electronic beamdeposition；EBD)、化学气相沉积(chemical vapor deposition；CVD)、此类制程的等离子增强型版本等。
图1B显示在吸收层18上执行图案化制程操作以定义图案化吸收层18A以后的掩膜10，图案化吸收层18A包含将最终成像在光阻材料层上的图案。可使用传统的光刻及蚀刻技术生产图案化吸收层18A。当吸收层18A的图案比将要在光阻材料层中形成的实际图案大4倍(4倍放大率)时，可使用传统光刻来图案化吸收层18。通常，此类现有技术掩膜10可具有多达约70-75％的效率，也就是说，掩膜10反射入射光20的65-75％(以虚线箭头22表示反射光)。
现有技术掩膜10的一个问题涉及吸收层18的厚度，如上所述，通过使用传统上用于吸收层18的材料，该厚度可为约50至70纳米。理论上，有一些材料可用于吸收层，使吸收层形成更小的厚度，例如约30纳米。不过，这些更薄的吸收层材料从未用于生产环境中。使用较厚的吸收层材料导致EUV掩膜中的入射光20显着阴影。也就是说，吸收层18的厚度(约50至70纳米)约为EUV系统中所使用的EUV光的13.5纳米波长的3.5至4倍。此类阴影可在光刻制程中引起显着误差，例如图案设置误差、线宽误差等。而且，较厚的吸收层18强制入射光22以较低入射角度投射至掩膜10，因为从纯几何角度考虑，阴影随入射角度增大而增加。投射至掩膜的射线的最大角度随数值孔径(numerical aperture；NA)增加而增加，但需要高数值孔径以在EUV光刻步进机-扫描机中获得更高分辨率。由于在考虑通常用于制造吸收层18的材料的吸收系数的情况下已将当前的吸收层制造得尽可能薄，因此简单地降低吸收层18的厚度18T不容易实现。而且，简单地降低吸收层的厚度可导致图案化吸收层18A的“泄漏”增加，也就是说，较薄的吸收层阻挡入射光22可能不如较厚的吸收层18A有效，这也可能导致图案化误差。
本揭露涉及在EUV光刻制程期间使用的各种掩膜，以减少或消除上述一个或多个问题。
发明内容
下面提供本发明的简要总结，以提供本发明的一些实施方面的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
一般来说，本发明涉及EUV光刻制程期间使用的各种掩膜。在一个例子中，所揭露的EUV掩膜包括：除其它以外，衬底；多层堆栈，由形成于该衬底上方的钌和硅构成的多个多层对组成，其中，当使用EUV光照射时，该掩膜适于具有有效反射平面，该有效反射平面位于该多层堆栈的最上层表面下方32纳米或更浅处；以及覆盖层，位于该多层堆栈的该最上层表面上方。
在另一个例子中，所揭露的EUV掩膜包括：除其它以外，衬底；多层堆栈，由形成于该衬底上方的钌和硅构成的多个多层对组成，其中，当使用EUV光照射时，该掩膜适于具有有效反射平面，该有效反射平面位于该多层堆栈的最上层表面下方32纳米或更浅处，以及其中，该多层堆栈中的各该钌层具有落入约2.5至3.6纳米范围内的厚度，且该多层堆栈中的各该硅层具有落入约3.6至4.8纳米范围内的厚度；以及覆盖层，由位于该多层堆栈的该最上层表面上方的钌组成。
在另一个示例中，所揭露的方法包括：除其它以外，在光刻系统中定位EUV掩膜，其中，该EUV掩膜由多层堆栈组成，该多层堆栈由钌和硅构成的多个多层对组成，其中，当使用具有20纳米或更小波长的光照射时，该掩膜适于具有有效反射平面，该有效反射平面位于该多层堆栈的最上层表面下方32纳米或更浅处；将具有20纳米或更小波长的EUV光对准该EUV掩膜；以及使用从该EUV掩膜反射回来的该EUV光的部分照射位于第一衬底上方的第一感光材料层。
附图说明
结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的元件，其中：
图1A及1B显示现有技术EUV掩膜的一个示例实施例；
图2显示这里所揭露的新颖EUV掩膜的一个示例实施例；
图3A至3G显示与一些示例现有技术EUV掩膜相比，这里所揭露的新颖掩膜结构的方面的各种图形；以及
图4A及4B示例一个系统，在该系统中，可使用该新颖EUV掩膜来制造集成电路产品。
尽管这里所揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
下面参照附图说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆。然而，本发明仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，也就是与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，也就是不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
本揭露涉及在EUV光刻制程期间使用的各种EUV掩膜。一般来说，此类EUV系统使用具有约20纳米或更小波长的EUV光，在一些情况下，使用具有约13.5纳米波长的EUV光。在完整阅读本申请以后，本领域的技术人员很容易了解，这里所揭露的掩膜可结合各种装置的制造使用，而不限于半导体装置，例如逻辑装置、存储器装置、纳米光学装置等。现在参照附图详细说明这里所揭露的装置及方法的各种示例实施例。
在一个很高层面上，发明人已发现，与典型的现有技术EUV掩膜中的有效反射平面的位置相比，通过由硅和钌构成的多个多层对制造EUV掩膜，可使该EUV掩膜的有效反射平面(Zeff)更靠近多层堆栈的最上层表面。相应地，当该新颖EUV掩膜用于生产时，这至少在一定程度上降低图案化吸收层的阴影量。因此，可减少或消除因不良阴影而造成的本申请的背景部分所述问题的至少其中一些。
图2显示这里所揭露的新颖EUV掩膜100的一个示例实施例的剖视图。掩膜100通常包括衬底112、多层膜堆栈114、覆盖层116以及图案化吸收层118。多层堆栈114由多个多层对组成，其中，各多层对由第一层114A和第二层114B组成。在一个例子中，第一层114A可为钌(Ru)层，第二层114B可为硅(Si)层。依据特定的应用，掩膜100可包括大约13至34个这样的多层对。层114A、114B的厚度经设置以使入射光120从多层堆栈114中的各界面同相反射。在一个示例实施例中，层114A(例如钌)可具有落入约2.5至3.6纳米范围内的厚度(“d1”)，而层114B(例如硅)可具有落入约3.6至4.8纳米范围内的厚度(“d2”)。层114A、114B经制造以具有预定周期“d”，它是层114A、114B的组合厚度的和(d1+d2)。基于光学干涉理论，层114A、114B的厚度经指定以使从这两层之间的界面反射的反射光波的相位彼此相符。如需要，可使用界面工程技术来改善Ru-Si界面，如同对标准的Mo/Si多层所做的那样。依据所使用的沉积技术可观察到Ru/Si与Mo/Si界面层中的区别。参见Yanagihara等人的“In situperformance tests of soft-x-ray multilayer mirrors exposed to synchrotronradiation from a bending magnet”，Appl.Opt.,31:972(1992)。当比较Ru/Si与Mo/Si多层时，数个研究已显示非常类似的界面互扩散特性。参见Windt等人的“Interfaceimperfections in metal/Si multilayers，”J.Appl.Phys.,71:2675(1992)。在一个例子中，该些多层对可由薄的碳化硼(B4C)层隔离，这些碳化硼层充当扩散阻挡层，以最大限度降低硅化物形成。不过，无需执行此类界面工程技术来实施这里所揭露的各种发明的至少其中一些方面。
这里所揭露的新颖掩膜100可用于任意已知的衬底112，任意类型的覆盖层116以及任意类型的吸收层118。衬底112通常为具有超低(接近零)线性热膨胀系数的玻璃基衬底。覆盖层116经设置以使掩膜100在使用及清洗期间具有更好的化学稳定性及持久性。在一个示例实施例中，覆盖层116可为具有约2纳米厚度的钌层。在图2所示的制造点，通过使用传统的电子束光刻及已知的蚀刻制程已图案化吸收层118。吸收层118可由一个或多个材料层组成，这些层适于吸收来自EUV系统的光源(未图示)的入射光120，在该EUV系统中，这里所揭露的EUV掩膜100将用于生产。例如，吸收层118可由多层钽、氮化钽、氮化钽硼以及其它类似吸收多层材料组成，且它通常可具有约50至70纳米的总体厚度。在其它实施例中，吸收层118可由含镍材料组成，例如镍-钼-镍堆栈、镍-钨-铂堆栈等，其中，吸收层118具有约25至35纳米的总体高度或厚度。因此，不应当认为这里所揭露的新颖EUV掩膜100的使用限于任意特定类型的衬底112、覆盖层116或吸收层118。图2所示的各种材料层可通过执行已知的制造制程形成，例如物理气相沉积(PVD)、化学气相沉积(CVD)或此类制程的等离子增强型版本等。
图3A简单显示这里所揭露的EUV掩膜100，其中标示各种参数以解释EUV掩膜100的特定功能方面。一般来说，当入射光120从掩膜100反射回来时，多层反射器将经历群延迟。下面的计算是基于标准的特征矩阵方法，该方法广泛用于薄膜光学建模。后面的讨论中将参考下列等式。
等式1：
等式2：
等式3：(在真空中)
其中，k＝光的波矢量；
v＝沿光波传播方向的单位矢量；
Zeff＝有效反射平面(纳米)；
θ＝入射角度(度)；
τ＝群延迟(飞秒(fs))；
φ＝光反射后相位变化(弧度)；
λ＝波长(纳米)；以及
c＝光速(每飞秒299.792458纳米)。
上述等式是基于下列假设。模型是基于一维近似并且是对于小于20度的入射角度的良好近似。等式1数学说明当波矢量从层114A、114B之间的界面反射回来时它的相位的变化。等式2数学说明从掩膜100反射回来的所有反射光波122(名义上是无限的)的集合的群延迟(τ)。等式3数学说明作为与反射波包相关联的群延迟的结果，总体掩膜100的有效反射平面(Zeff)(在真空中)。图3B显示这里所揭露的新颖掩膜100的有效反射平面(Zeff)130(见图2)与具有有效反射平面(Zeff)132的代表性现有技术EUV掩膜(Mo/Si多层)的对比图形。如图3B所示，相对多层堆栈的上表面114U，这里所揭露的新颖掩膜100的有效反射平面(Zeff)130位于深度130D处，该深度130D小于(或浅于)示例现有技术EUV掩膜的有效反射平面(Zeff)132的深度132D。相对而言(ΔZeff)，有效反射平面(Zeff)130距离多层堆栈的最上层表面114U近大约10至15纳米处(与标准Mo/Si多层掩膜相比)，其有效降低由吸收层118引起的阴影量。
图3C显示这里所揭露的由钌-硅多层组成的新颖掩膜100的一个示例实施例与由钼-硅多层组成的代表性现有技术EUV掩膜的对比图形。在该图形中，水平轴是波长，左垂直轴是反射率，右垂直轴是光从掩膜反射时的相位变化。更具体地说，图3C中所示的示例掩膜100是具有2纳米钌覆盖层的34周期Ru/Si多层掩膜(34组双层114A、114B)，其中，该多层堆栈中钌层的厚度约为3纳米，硅层的厚度约为4.1纳米。图3C中所示的现有技术掩膜是具有2纳米钌覆盖层的40周期Mo/Si多层掩膜，其中，该多层堆栈中钼层的厚度约为2.8纳米，硅层的厚度约为4.2纳米。从图3C中可看出，在波长13.5纳米及附近，现有技术掩膜的反射率峰值大于这里所揭露的掩膜100的反射率峰值，分别约为75％和70％。其原因在于与钌(k＝0.00165)相比，钼(k＝0.0064)吸收较少的入射光。不过，从图3C中也可看出，与现有技术Mo/Si掩膜相比，这里所揭露的新颖掩膜100具有较宽的反射率波带。该较宽的反射率波带是由于与现有技术Mo/Si掩膜的材料之间的“Δn”值(Δn＝0.069)相比，这里所揭露的Ru/Si掩膜100的材料之间的“Δn”值较大(Δn＝0.119)的缘故。该较宽的反射率波带导致与这里所揭露的掩膜100相关联的延迟时间(τ)较小。这是时间-带宽乘积关系的直接结果，类似于不确定原理。因此，Ru/Si掩膜100的有效反射平面(Zeff)130的深度(相对多层堆栈114的最上层表面)小于图3C中所示的现有技术掩膜Mo/Si掩膜的有效反射平面(Zeff)的深度。
图3D及3E显示这里所揭露的由钌-硅多层组成的新颖掩膜100的另一示例实施例(图3D)以及由钼-硅多层组成的另一代表性现有技术EUV掩膜(图3E)的反射率(垂直轴)随入射角度(水平轴)变化的图形。这些图中还显示两个偏振平面(“s”及“p”)的反射率。图3D至3E中显示的掩膜设计意图用于具有约0.33的数值孔径(NA)以及约6度的假设主光线角度(chief ray angle；CRA)的EUV系统。应当注意的是，在图3D中，在大约11度的入射角度测量反射率，因为这是针对NA＝0.33优化的掩膜的最大入射角度。图3D中所示的示例新颖掩膜100是具有2纳米钌覆盖层的18周期Ru/Si多层掩膜，其中，该多层堆栈中钌层的厚度约为3.4纳米，硅层的厚度约为3.6纳米。图3E中所示的现有技术掩膜是具有2纳米钌覆盖层的33周期Mo/Si多层掩膜，其中，该多层堆栈中钼层的厚度约为3.0纳米，硅层的厚度约为3.9纳米。从图3D与3E的比较可看出，针对NA＝0.33使用现有技术Mo/Si多层没有峰值反射率优势。由于较宽的频谱响应，Ru/Si多层在例如高至0.45的较高NA上具有更大的优势。另外，对于Ru/Si(图3D)的11度的入射角变化，～0.16π弧度的相位变化与Mo/Si(图3E)的～0.23π相比潜在放松成像(投影)光学中的光学设计要求。考虑到投影光学上的严格像差以及其它设计约束，这是非常有利的。
图3F及3G还显示图3D及3E中涉及的所述掩膜100与现有技术掩膜之间的对比图形。在图3F中，水平轴是波长(纳米)，左垂直轴是群延迟(τ)，右垂直轴是在多层堆栈的最上层表面下方的有效反射平面(Zeff)的位置。从图3F可看出，在约13.5纳米的波长处，这里所揭露的新颖结构100与现有技术Mo/Si EUV掩膜相比，具有较小的群延迟时间(τ)，分别为约0.22飞秒和约0.32飞秒。因此，Ru/Si掩膜100的有效反射平面(Zeff)130比现有技术掩膜Mo/Si掩膜的有效反射平面(Zeff)更接近多层堆栈的最上层表面(也就是图3F中的“0”)，例如分别为约33纳米和约45纳米。图3G显示这两个掩膜的群延迟随入射角度(AOI)变化的比较图形。从该图中可看出，在感兴趣的所有入射角度(高达约11度)，这里所揭露的新颖掩膜结构100与现有技术Mo/Si EUV掩膜相比，具有较低的群延迟时间(τ)，例如分别为约0.22-0.25飞秒和0.32-0.35飞秒。另外，这里所揭露的新颖掩膜结构100的总体反射率可落在约65-68％范围内。
图4A及4B显示示例EUV光刻系统或工具200的示意图，其中，可使用EUV掩膜100制造集成电路产品。图4B显示EUV系统200的放大部分。如图4A所示，EUV光刻系统或工具200通常由这里所揭露的EUV掩膜100、衬底或晶圆支持台202以及EUV辐射源204组成。EUV辐射源204适于产生EUV辐射120，该EUV辐射将被对准掩膜100并从掩膜100反射。光刻系统或工具200可包括多个反射镜或透镜(未图示)，以根据需要引导EUV辐射120。示例硅晶圆206位于晶圆台202上，示例硅晶圆206由多个芯片(未图示)组成，在这些芯片上将形成集成电路装置。当然，本领域的技术人员将了解，EUV系统或工具200的示意图实质上为简化图形，它并未显示现实世界的EUV光刻系统或工具的所有方面。不过，借助本揭露，本领域的技术人员将能够在此类EUV工具及系统上使用这里所揭露的EUV掩膜100。
如图4B所示，掩膜100具有图案化吸收层118以及上述示意显示的多层堆栈114。掩膜100经调整以反射具有给定波长(例如20纳米或更小，以及在一些情况下约13.5纳米)的EUV辐射。入射光120自掩膜100反射回来，且反射光122最终对准形成于衬底206上方的感光材料层(未图示)，例如光阻。
这里所揭露的一种示例方法包括：在光刻系统中定位EUV掩膜100，其中，EUV掩膜100由上述多层堆栈114组成，其中，当使用具有20纳米或更小波长的EUV光照射时，掩膜100适于具有有效反射平面，该有效反射平面位于该多层堆栈的最上层表面下方32纳米或更浅处；将该EUV光对准该EUV掩膜；以及使用从该EUV掩膜反射回来的该EUV光的部分照射位于第一衬底上方的第一感光材料层。在其它实施例中，在照射第一感光材料层以后，从该系统移除该第一衬底，以及将具有另一感光材料层的第二衬底定位于该光刻系统中，并重复制程。
在完整阅读本申请以后，本领域的技术人员将容易了解使用这里所揭露的新颖EUV掩膜100的数个显着优点。首先，由于有效反射平面((Zeff)130距离多层堆栈的最上层表面114U近约10至15纳米(与现有技术掩膜相比)，因此有效降低由吸收层118引起的阴影量。相应地，这有助于避免本申请的背景部分中所述的与阴影相关联的一些问题。其次，这里所揭露的掩膜100中的多层对的数目(例如13至33)可小于典型现有技术EUV Mo/Si掩膜中所使用的多层对的数目(例如约40至50对或更多)。这导致至少两个显着优点。一般来说，每当入射光从界面反射回来时，总有一些光损失，也就是一些入射光被吸收。这样，生产具有较少的多层对的可接受掩膜意味着具有较少的界面。因此，在这里所揭露的EUV掩膜100中，由于其中所使用的多层对的数目减少，因此入射光的吸收较少。另一个优点涉及掩膜本身的制造。简单地说，用来制造EUV掩膜的多层对的数目越大，制造成本越高。另外，当EUV掩膜上的多层对的数目增加时，制造误差的机会越大。在完整阅读本申请以后，本领域的技术人员将意识到其它优点。
由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此，上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并不限于这里所示架构或设计的细节，而是如权利要求书所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，权利要求书规定本发明的保护范围。

Claims (8)

1.一种EUV掩膜，包括：
衬底；
多层堆栈，由形成于该衬底上方的钌和硅构成的13至34个多层对组成，各该多层对的厚度相同，且该多层堆栈具有最上层表面，其中，当使用EUV光照射时，该掩膜适于具有有效反射平面，该有效反射平面位于该多层堆栈的该最上层表面下方32纳米或更浅处；以及
覆盖层，位于该多层堆栈的该最上层表面上方。
2.如权利要求1所述的EUV掩膜，其中，该多层堆栈中的各该钌层具有落入2.5至3.6纳米范围内的厚度，以及其中，该多层堆栈中的各该硅层具有落入3.6至4.8纳米范围内的厚度。
3.如权利要求1所述的EUV掩膜，其中，该覆盖层由钌组成。
4.如权利要求1所述的EUV掩膜，还包括位于该覆盖层上方的吸收层。
5.如权利要求4所述的EUV掩膜，其中，该吸收层由多个材料层组成。
6.一种EUV掩膜，包括：
衬底；
多层堆栈，由形成于该衬底上方的钌和硅构成的13至34个多层对组成，各该多层对的厚度相同，且该多层堆栈具有最上层表面，其中，当使用EUV光照射时，该掩膜适于具有有效反射平面，该有效反射平面位于该多层堆栈的该最上层表面下方32纳米或更浅处，以及其中，该多层堆栈中的各该钌层具有落入2.5至3.6纳米范围内的厚度，且该多层堆栈中的各该硅层具有落入3.6至4.8纳米范围内的厚度；以及
覆盖层，由位于该多层堆栈的该最上层表面上方的钌组成。
7.如权利要求6所述的EUV掩膜，还包括位于该覆盖层上方的吸收层。
8.如权利要求7所述的EUV掩膜，其中，该吸收层由多个材料层组成。
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