CN104639483B - 基于14443‑bpsk副载波数字相关解调电路 - Google Patents

基于14443‑bpsk副载波数字相关解调电路 Download PDF

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Abstract

本发明公开了一种基于14443‑BPSK副载波数字相关解调电路，包括：一副载波边沿检测电路，用于产生1Bit边界匹配成功信号；一基准副载波产生电路，基于所述1Bit边界匹配成功信号，根据系统时钟锁定边界，产生847k基准副载波信号；一相关计数器，对待解调的带有副载波的串行码流与847k基准副载波信号同或运算的结果进行计数统计；一相关解码逻辑电路，根据所述相关计数器的统计结果，判决上一个Bit的相位是否需要翻转，得到的翻转与否的判决结果即为相关副载波解调后的不带副载波的串行码流。本发明能够在一定程度上正确解码数据，降低误码率。

Description

基于14443-BPSK副载波数字相关解调电路
技术领域
本发明涉及数字相关解调电路设计领域，特别是涉及一种基于14443-BPSK(二相相移键控)副载波数字相关解调电路。
背景技术
随着物联网技术的发展，越来越多的行业将电子标签RFID(射频识别)附着在物品上形成识别系统，而读卡机芯片也逐渐在物联网的整个系统体系中发挥着关键作用；无论在手持设备还是传统的固定设备领域，都对读卡器芯片的通信稳定性和识别距离等提出了更高的要求。因此针对非接触通信编码调制的特点，通过将载波解调偏差用统计的方式来体现，再经过留有一定误差余量的阈值判决逻辑的解码、可以从一定程度提高解码成功率，避免了因模拟载波BPSK解调的占空比或者周期偏差导致的解码失败。
发明内容
本发明要解决的技术问题是提供一种基于14443-BPSK副载波数字相关解调电路，能够在一定程度上正确解码数据，降低误码率。
为解决上述技术问题，本发明的基于14443-BPSK副载波数字相关解调电路，包括：
一副载波边沿检测电路，用于产生1Bit边界匹配成功信号；
一基准副载波产生电路，与所述副载波边沿检测电路相连接，基于所述1Bit边界匹配成功信号，根据系统时钟锁定边界，即确定有效边界开始点，并以此作为本帧数据的解调零点，产生847k基准副载波信号；
一相关计数器，与所述基准副载波产生电路相连接，对待解调的带有副载波的串行码流与847k基准副载波信号同或运算的结果进行计数统计；
一相关解码逻辑电路，根据所述相关计数器的统计结果，判决上一个Bit(比特)的相位是否需要翻转；当上一个Bit的相关计数器统计结果信号大于可配置输入比较阈值时，选择1个bit周期的847k基准副载波信号作为当前一个bit解调输出信号，即不带副载波的串行码流；当上一个Bit的相关计数器统计结果信号小于可配置输入比较阈值时，选择1个bit周期的847k基准副载波信号的反相信号作为当前一个bit解调输出信号，即不带副载波的串行码流。
本发明对于模拟载波解调后的副载波码流，在其周期和占空比有一定偏差的情况下，通过相关解调的偏差统计处理来降低误码率，依然可以在一定程度上正确解码数据。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是所述基于14443-BPSK副载波数字相关解调电路原理框图；
图2是图1中的副载波边沿检测电路原理框图；
图3是图1中的相关计数器原理框图；
图4是图1中的相关解码逻辑电路原理框图。
具体实施方式
参见图1，所述基于14443-BPSK副载波数字相关解调电路在图1所示的实施例中，包括：一副载波边沿检测电路、一基准副载波产生电路、一相关计数器和一相关解码逻辑电路。整个数字相关解调电路的输入信号包括：系统时钟sysclk、待解调的带有副载波的串行码流cxml及阈值相关配置信号yzpz；输出信号为不带副载波的串行码流cucxml。
结合图2所示，所述副载波边沿检测电路，包括：一上升沿检测电路、一5bits边沿检测计数器，一第一比较模块。
所述上升沿检测电路，包括第一D触发器DCF1、第二D触发器DCF2、第一反相器NOT1和一与门AND。第一D触发器DCF1的输入端D输入待解调的带有副载波的串行码流cxml,其输出端Q与第二D触发器DCF2的输入端D和与门AND的一输入端相连接。第二D触发器DCF2的输出端Q与第一反相器NOT1的输入端相连接，第一反相器NOT1的输出端与所述与门AND的另一输入端相连接。系统时钟sysclk输入第一D触发器DCF1和第二D触发器DCF2的时钟输入端。该上升沿检测电路对滤除毛刺的待解调副载波的上升沿实时监测，用系统时钟sysclk检测待解调副载波的上升沿，输出检测出的待解调副载波的上升沿信号ssyxh。
所述5bits边沿检测计数器在系统时钟sysclk的控制下对所述上升沿信号ssyxh进行计数。
所述第一比较模块由5bits比较器加1个D触发器组成，在系统时钟sysclk的控制下，根据所述5bits边沿检测计数器的计数值与配置好的阈值yz进行比较，产生1Bit边界匹配成功信号ppxh。
所述基准副载波产生电路，具有1个基准计数器，当检测到所述边界匹配成功信号ppxh，开始启动所述基准计数器对系统时钟sysclk进行计数，当用系统时钟sysclk数出1个或者多个理想副载波周期之后(16个系统时钟等于1个理想副载波周期)，锁定边界，即确定有效边界开始点，并以此作为本帧数据的解调零点，产生出稳定的理想的847k基准副载波信号jzxh。所述基准计数器的第3bit为输出的847k基准副载波信号。
结合图3所示，所述相关计数器，包括一同或门XNOR和一计数器。所述同或门XNOR的一输入端输入待解调的带有副载波的串行码流cxml，另一输入端输入847k基准副载波信号jzxh，对待解调的带有副载波的串行码流cxml和847k基准副载波信号jzxh进行同或运算。所述计数器对同或运算的结果用系统时钟sysclk进行计数统计；该计数器的计数值即统计结果信号jssc体现了待解调的带有副载波的串行码流cxml与847k基准副载波信号jzxh的相位相似度。所述计数器在每个847k基准副载波信号上升沿清零一次。
结合图4所示，所述相关解码逻辑电路，包括：一第二反相器NOT2、一第二比较模块和一选择器mux。第二比较模块的一输入端输入所述相关计数器统计结果信号jssc，另一输入端输入可配置输入比较阈值yzpz。847k基准副载波信号jzxh输入所述选择器mux的一输入端，并且该847k基准副载波信号jzxh经第二反相器NOT2反相后输入所述选择器mux的另一输入端；所述第二比较模块的输出端与选择器mux的选择控制端相连接。
每个bit的数据是否翻转，是根据相关计数器的统计结果信号jssc和可配置输入比较阈值(当前位周期的相似度阈值)yzpz由第二比较模块比较得到，该翻转信号表征的是上一个周期的结果，因此翻转点信号总是滞后实际翻转点一个标准位周期(1.18μs)，得到的翻转与否的判决结果即为相关副载波解调后的不带副载波的串行码流cucxml。
以847k解调为例，可配置输入比较阈值yzpz可以设定为9，当上一个Bit的相关计数器统计后的值为10-16时，即与当前的基准副载波的相似度高，则在第二比较模块输出信号的控制下，选择器mux选择1个bit周期的基准副载波信号作为当前一个bit解调输出信号，即不带副载波的串行码流cucxml。
如果上一个Bit的相关计数器统计后的值为0-6，即与当前的基准副载波的相似度低，则在第二比较模块输出信号的控制下，选择器mux选择1个bit周期的基准副载波信号的反相信号作为当前一个bit解调输出信号，即不带副载波的串行码流cucxml。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (5)

1.一种基于14443-BPSK副载波数字相关解调电路，其特征在于，包括：
一副载波边沿检测电路，用于产生1Bit边界匹配成功信号；
一基准副载波产生电路，与所述副载波边沿检测电路相连接，基于所述1Bit边界匹配成功信号，根据系统时钟锁定边界，即确定有效边界开始点，并以此作为本帧数据的解调零点，产生847k基准副载波信号；
一相关计数器，与所述基准副载波产生电路相连接，对待解调的带有副载波的串行码流与847k基准副载波信号同或运算的结果进行计数统计；
一相关解码逻辑电路，根据所述相关计数器的统计结果，判决上一个Bit的相位是否需要翻转；当上一个Bit的相关计数器统计结果信号大于可配置输入比较阈值时，选择1个bit周期的847k基准副载波信号作为当前一个bit解调输出信号，即不带副载波的串行码流；当上一个Bit的相关计数器统计结果信号小于可配置输入比较阈值时，选择1个bit周期的847k基准副载波信号的反相信号作为当前一个bit解调输出信号，即不带副载波的串行码流。
2.如权利要求1所述的数字相关解调电路，其特征在于：所述副载波边沿检测电路，包括：一上升沿检测电路、一5bits边沿检测计数器和一比较模块；
所述上升沿检测电路，包括第一D触发器、第二D触发器、第一反相器和一与门；第一D触发器的输入端D输入待解调的带有副载波的串行码流,其输出端Q与第二D触发器的输入端D和所述与门的一输入端相连接；第二D触发器的输出端Q与第一反相器的输入端相连接，第一反相器的输出端与所述与门的另一输入端相连接；系统时钟输入第一D触发器和第二D触发器的时钟输入端；该上升沿检测电路输出检测出的待解调副载波的上升沿信号；
所述5bits边沿检测计数器在系统时钟的控制下对所述上升沿信号进行计数；
所述比较模块，在系统时钟的控制下，根据所述5bits边沿检测计数器的计数值与一配置阈值进行比较，产生1Bit边界匹配成功信号。
3.如权利要求1所述的数字相关解调电路，其特征在于：所述基准副载波产生电路，具有1个基准计数器，当检测到所述边界匹配成功信号，开始启动所述基准计数器对系统时钟进行计数，当用系统时钟数出1个或者多个理想副载波周期之后锁定边界，产生出847k基准副载波信号；所述基准计数器的第3bit为输出的847k基准副载波信号；其中，16个系统时钟等于1个理想副载波周期。
4.如权利要求1所述的数字相关解调电路，其特征在于：所述相关计数器，包括一同或门和一计数器；所述同或门的一输入端输入待解调的带有副载波的串行码流，另一输入端输入847k基准副载波信号，对待解调的带有副载波的串行码流和847k基准副载波信号进行同或运算；所述计数器对同或运算的结果用系统时钟进行计数统计；所述计数器在每个847k基准副载波信号的上升沿清零一次。
5.如权利要求1所述的数字相关解调电路，其特征在于：所述相关解码逻辑电路，包括：一第二反相器、一第二比较模块和一选择器；
所述第二比较模块的一输入端输入所述相关计数器统计结果信号，另一输入端输入可配置输入比较阈值；所述847k基准副载波信号输入所述选择器的一输入端，并且该847k基准副载波信号经第二反相器反相后输入所述选择器的另一输入端；所述第二比较模块的输出端与选择器的选择控制端相连接；
所述第二比较模块根据可配置输入比较阈值，对所述相关计数器的统计结果信号进行判决；
当上一个Bit的相关计数器统计结果信号大于可配置输入比较阈值时，则在第二比较模块输出信号的控制下，选择器选择1个bit周期的847k基准副载波信号作为当前一个bit解调输出信号，即不带副载波的串行码流；
当上一个Bit的相关计数器统计结果信号小于可配置输入比较阈值时，则在第二比较模块输出信号的控制下，选择器选择1个bit周期的847k基准副载波信号的反相信号作为当前一个bit解调输出信号，即不带副载波的串行码流。
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