CN104635389A - 阵列基板和具有其的显示器件 - Google Patents

阵列基板和具有其的显示器件 Download PDF

Info

Publication number
CN104635389A
CN104635389A CN201410401890.7A CN201410401890A CN104635389A CN 104635389 A CN104635389 A CN 104635389A CN 201410401890 A CN201410401890 A CN 201410401890A CN 104635389 A CN104635389 A CN 104635389A
Authority
CN
China
Prior art keywords
data line
data
line
array base
active patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410401890.7A
Other languages
English (en)
Other versions
CN104635389B (zh
Inventor
黄旻夏
金雄权
金仁雨
李成荣
洪权三
柳东贤
韩范熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN104635389A publication Critical patent/CN104635389A/zh
Application granted granted Critical
Publication of CN104635389B publication Critical patent/CN104635389B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明提供了一种阵列基板和包括其的显示器件。该阵列基板包括：基板；多条栅线，在基板上沿第一方向延伸；多条数据线，包括通过切断部分开的成对的第一数据线和第二数据线；以及多个有源图案，电连接到成对的第一数据线和第二数据线。数据线在交叉第一方向的第二方向上延伸。有源图案交叠切断部并交叠第一栅线。

Description

阵列基板和具有其的显示器件
技术领域
本发明涉及阵列基板和具有其的显示器件。
背景技术
液晶显示面板可包括阵列基板、面对阵列基板的相对基板以及设置在阵列基板和相对基板之间的液晶显示层。用于多个像素电极的控制信号可以通过信号线施加到阵列基板。像素电极可以设置在阵列基板的显示区上。
显示技术已经发展为实现更高的像素分辨率，例如，超高清晰度(“UHD”)显示器。例如，具有3840×2160像素分辨率的液晶显示器件可施加上部数据信号到设置在显示区的上部的1080条数据线，并且可施加下部数据信号到设置在显示区的下部的1080条数据线。
然而，如果上部数据线和下部数据线被分别驱动，上部数据线和下部数据线之间的边界部处的亮度会减小，在显示图像中会看见不期望的水平线，由此降低液晶显示面板的显示质量。
发明内容
发明的示范实施方式提供了一种阵列基板，其在分别驱动上部数据线和下部数据线的同时能够减少显示图像中的不期望的水平线。
另外，发明的示范实施方式提供了具有该阵列基板的显示器件。
在发明的示范实施方式中，阵列基板包括：基板；多条栅线，在基板上沿第一方向延伸；多条数据线，包括通过切断部分开的成对的第一数据线和第二数据线；和多个有源图案，电连接到成对的第一数据线和第二数据线。数据线沿交叉第一方向的第二方向延伸。有源图案交叠切断部并交叠第一栅线。
在发明的示范实施方式中，第一切断部可以交叠第一栅线。
在发明的示范实施方式中，与第一切断部间隔开的第二切断部可以交叠与第一栅线间隔开的第二栅线。
在发明的示范实施方式中，与第一切断部间隔开的第二切断部可以交叠第一栅线。
在发明的示范实施方式中，第一栅线可以交叠成对的第一数据线和第二数据线中的第一数据线或第二数据线。
在发明的示范实施方式中，在成对的第一数据线和第二数据线中，第一栅线可以仅交叠第一数据线和第二数据线之一。
在发明的示范实施方式中，第一栅线可以没有被成对的第一数据线和第二数据线中的第一数据线和第二数据线交叠。
在发明的示范实施方式中，通过切断部之一分开的成对的第一数据线和第二数据线中的第一数据线和第二数据线之间的距离可以小于70μm。
在发明的示范实施方式中，有源图案之一在第一方向上的宽度可以大于数据线之一在第一方向上的宽度。
在发明的示范实施方式中，有源图案之一在第二方向上的长度可以大于第一栅线的与数据线之一交叉的部分在第一方向上的宽度。
在发明的示范实施方式中，阵列基板可以进一步包括电连接到栅线和数据线的多个像素电极。在第一方向上彼此相邻的两条数据线可以电连接到该两条数据线之间的像素区中的不同像素电极。
在发明的示范实施例中，沿着第一方向奇数编号的数据线可以电连接到在奇数编号的数据线的第一侧设置的第一像素电极。沿着第一方向偶数编号的数据线可以电连接到在偶数编号的数据线的第二侧设置的第二像素电极。偶数编号的数据线的第二侧可以与奇数编号的数据线的第一侧相反。
在发明的示范实施例中，阵列基板可进一步包括电连接到栅线和数据线的多个薄膜晶体管。至少一个薄膜晶体管可包括：源电极，电连接到成对的第一数据线和第二数据线中的第一数据线或第二数据线；沟道图案，在栅线之一上交叠源电极；和漏电极，交叠沟道图案。
在发明的示范实施例中，沟道图案可以设置在与有源图案之一相同的层中。
在发明的示范实施例中，沟道图案可以设置在与有源图案之一不同的层中。
在发明的示范实施例中，一种显示器件包括：阵列基板，包括多条栅线和交叉栅线的多条数据线；栅极驱动部，配置为施加栅极信号到栅线；第一数据驱动部；和第二数据驱动部。数据线包括通过切断部分开的成对的第一数据线和第二数据线。第一数据驱动部配置为施加第一数据信号到成对的第一数据线和第二数据线中的第一数据线。第二数据驱动部配置为施加第二数据信号到成对的第一数据线和第二数据线中的第二数据线。成对的第一数据线和第二数据线中的第一数据线和第二数据线通过交叠切断部的有源图案而电连接。
在发明的示范实施例中，第一数据信号和第二数据信号可以包括同步的数据信号。
在发明的示范实施例中，切断部可以沿着栅线延伸的方向布置成弯曲线。
在发明的示范实施例中，显示器件可以进一步包括布置成矩阵形并且电连接到栅线和数据线的多个像素电极。
在发明的示范实施例中，有源图案之一的长度和宽度可以不同于有源图案中另一个的长度和宽度。
在发明的示范实施例中，一种阵列基板包括：第一数据线，设置在基板上；第二数据线，设置在基板上；有源图案，设置在第一数据线和第二数据线之间并且将第一数据线和第二数据线彼此电连接。
有源图案可以被第一数据线和第二数据线交叠，在有源图案上的第一数据线和第二数据线之间可以形成间隔。
钝化层可以设置在间隔中。
附图说明
通过参考附图详细描述本发明的示范实施方式，本发明的上述及其他特征将变得更明显，其中：
图1是示出根据发明示范实施方式的显示器件的平面图；
图2是平面图，示出根据发明示范实施方式的图1的阵列基板的一部分；
图3A是放大平面图，示出根据发明示范实施方式的图2的部分“B”；
图3B是根据发明示范实施方式沿图3A的线I-I’截取的截面图；
图4A是示出根据发明示范实施方式的阵列基板的放大平面图；
图4B是根据发明示范实施方式沿图4A的线II-II’截取的截面图；
图5A是示出根据发明示范实施方式的阵列基板的放大平面图；
图5B是根据发明示范实施方式沿图5A的线III-III’截取的截面图；
图6A是示出根据发明示范实施方式的阵列基板的放大平面图；
图6B是根据发明示范实施方式沿图6A的线IV-IV’截取的截面图；
图7A是示出根据发明示范实施方式的阵列基板的放大平面图；
图7B是根据发明示范实施方式沿图7A的线V-V’截取的截面图；
图8A是示出根据发明示范实施方式的阵列基板的放大平面图；
图8B是根据发明示范实施方式沿图8A的线VI-VI’截取的截面图；和
图9是示出根据发明示范实施方式的阵列基板的一部分的平面图。
具体实施方式
在下文，将参考附图更详细地描述发明的示范实施方式。
图1是示出根据发明示范实施方式的显示器件的平面图。
参考图1，根据本示范实施方式的显示器件可包括阵列基板400、栅极驱动部200、第一数据驱动部300和第二数据驱动部500。阵列基板400可包括在第一方向D1上延伸的多条栅线GL1至GLm。阵列基板400可包括在交叉第一方向D1的第二方向D2上延伸的多条数据线Da1至Dan和Db1至Dbn。数据线Da和Db可以通过切断部A、A’和A”被分开。数据线Da和Db可包括电连接到第一数据驱动部300的第一数据线Da1至Dan。数据线Da和Db可包括电连接到第二数据驱动部500的第二数据线Db1至Dbn。例如，一对数据线Dj可包括关于切断部A’设置在阵列基板400的上部的第一数据线Daj和关于切断部A’设置在阵列基板400的下部的第二数据线Dbj。在下文，切断部A、A’和A”可以被称为第一数据线Da1至Dan和第二数据线Db1至Dbn之间的间隔。
阵列基板400可进一步包括将第一数据线Da电连接至第二数据线Db的有源图案。另外，阵列基板400可进一步包括电连接到栅线GL和数据线Da及Db的开关元件TFT。另外，阵列基板400可包括电连接到开关元件TFT的像素电极。如果显示器件包括液晶层，则在公共电极和像素电极之间可产生液晶电容器Clc。
栅极驱动部200可以配置为产生栅极导通/截止电压以利用来自定时控制部的第一控制信号来驱动栅线GL1至GLm。栅极驱动部200可以配置为顺序地输出栅极导通/截止电压到栅线GL1至GLm。虽然栅极驱动部200设置在图1中的阵列基板400之外，但是栅极驱动部200的位置不限于此。在本发明的示范实施例中，栅极驱动部200可以直接形成在阵列基板400的外围区上。例如，栅极驱动部200可包括与阵列基板400的显示区中的开关元件TFT同时形成的多个开关元件。在发明的示范实施例中，栅极驱动部200可以嵌入到阵列基板400上作为带载封装(“TCP”)。
第一数据驱动部300可以设置在阵列基板400的第一侧(例如，上侧)上。第二数据驱动部500可以设置在阵列基板400的与第一侧相反的第二侧(例如，下侧)上。虽然第一数据驱动部300和第二数据驱动部500设置在图1中的阵列基板400之外，但是第一和第二数据驱动部300和500的位置不限于此。在发明的示范实施例中，第一数据驱动部300和第二数据驱动部500可以设置在阵列基板400上。
第一数据驱动部300和第二数据驱动部500可以配置为输出数据信号到数据线Da和Db。数据信号可以基于来自定时控制部的第二控制信号和来自伽玛电压产生部的灰度电压而产生。例如，第一数据驱动部300可以配置为输出第一数据信号到第一数据线Da1至Dan。第二数据驱动部500可以配置为输出第二数据信号到第二数据线Db1至Dbn。例如，同步的数据信号可以施加到成对的第一数据线Da和第二数据线Db。例如，第一数据信号可以施加到第一数据线中的第j条数据线Daj，基本上与此同时，第二数据信号施加到第二数据线中的第j条数据线Dbj。以类似的方式，第一数据信号可以施加到第一数据线中的第j+1条数据线Daj+1，基本上与此同时，第二数据信号施加到第二数据线中的第j+1条数据线Dbj+1。
切断部A、A’和A”可将第一数据线Da与第二数据线Db分开。切断部A、A’和A”可以在第一方向D1上位于数据线的不同位置。例如，将第一数据线中的第1条数据线Da1和第二数据线中的第1条数据线Db1分开的第一切断部A可以处于在第二方向D2上不同于第二切断部A’的位置，该第二切断部A’将第一数据线中的第j条数据线Daj和第二数据线中的第j条数据线Dbj分开。将第一数据线中的第n条数据线Dan和第二数据线中的第n条数据线Dbn分开的第三切断部A”可以处于在第二方向D2上不同于第二切断部A’的位置。例如，切断部A、A’和A”可以在第一方向D1上随机定位。
如上所述，切断部A、A’和A”可以布置在阵列基板400上的不同位置上，形成弯曲线，由此减少如果切断部A、A’和A”沿直线布置会导致的不期望的水平线。
每一对第一数据线Da和第二数据线Db可以通过与切断部A、A’和A”交叠的有源图案彼此电连接。将参考图3A和图3B详细描述有源图案。
图2是平面图，示出根据发明示范实施方式的图1的阵列基板400的一部分。
参考图2，阵列基板400可包括电连接到栅线GL和数据线Da及Db的多个像素电极PX1和PX2。像素电极PX1和PX2可以关于栅线GL和数据线Da及Db布置成矩阵形。
像素电极PX1和PX2可以设置在由两条数据线和两条栅线限定的像素区中。例如，第一像素电极PX1和第二像素电极PX2可以设置在由栅线中的第i-1条栅线GLi-1、栅线中的第i条栅线GLi、第一数据线中的第j-1条数据线Daj-1和第一数据线中的第j条数据线Daj围绕的像素区中。
第一数据线中的第j-1条数据线Daj可以电连接到具有第一漏电极DR1的第一开关元件TFT1。第一像素电极PX1可通过第一接触孔CNT1与第一漏电极DR1接触。第一数据线中的第j条数据线Daj可以电连接到具有第二漏电极DR2的第二开关元件TFT2。第二像素电极PX2可通过第二接触孔CNT2与第二漏电极DR2接触。
在本示范实施方式中，奇数编号的数据线Da和Db可以通过第一开关元件TFT1电连接到在奇数编号的数据线Da和Db的右侧设置的第一像素电极PX1。另外，偶数编号的数据线Da和Db可以通过第二开关元件TFT2电连接到在偶数编号的数据线Da和Db左侧设置的第二像素电极PX2。电连接到第一像素电极PX1和第二像素电极PX2的开关元件TFT1和TFT2可以在相邻像素区中改变。例如，第一数据线中的第j条数据线Daj可以通过第二开关元件TFT2电连接到第二像素电极PX2。第一数据线的第j+1条数据线Daj+1可以通过第三开关元件TFT3电连接到第二像素电极PX2。
图3A是放大平面图，示出根据发明示范实施方式的图2的部分“B”。图3B是根据发明示范实施方式沿图3A的线I-I’截取的截面图。
参考图2、图3A和图3B，根据本示范实施方式的阵列基板可包括基板100、栅线GLi、栅绝缘层110、沟道图案CH2和CH3、有源图案150、源电极SR2和SR3、漏电极DR2和DR3、第一数据线Daj和Daj+1以及第二数据线Dbj和Dbj+1。在下文，为了便于说明将描述第j条数据线Daj和Dbj。
电连接到第一数据线的第j条数据线Daj的第二开关元件TFT2可包括栅线GLi、栅绝缘层110、沟道图案CH2、源电极SR2、漏电极DR2和钝化层120。栅绝缘层110可以设置在栅线GLi上。沟道图案CH2可以设置在栅绝缘层110上。源电极SR2可部分地交叠沟道图案CH2。漏电极DR2可以与源电极SR2间隔开并且可部分地交叠沟道图案CH2。钝化层120可覆盖源电极SR2和漏电极DR2。
有源图案150可以设置在将第一数据线Daj和第二数据线Dbj分开的切断部中的栅绝缘层110上。有源图案150可部分地交叠第一数据线Daj和第二数据线Dbj。第一数据线Daj的第一交叠部Oa可交叠有源图案150。第二数据线Dbj的第二交叠部Ob可交叠有源图案150。钝化层120可覆盖有源图案150。
在本示范实施方式中，有源图案150可以形成在与沟道图案CH2相同的层中。例如，有源图案150可包括与沟道图案CH2相同的材料。有源图案150可以与沟道图案CH2同时形成。
有源图案150的宽度W可以与数据线Da和Db的宽度基本相同。有源图案150的长度L可以大于在第一数据线Daj和第二数据线Dbj之间的切断部C的长度。例如，有源图案150的长度L可以与第一交叠部Oa、第二交叠部Ob和切断部C的长度之和基本相同。有源图案150可完全地交叠栅线GLi。第一交叠部Oa和第二交叠部Ob可交叠栅线GLi。
如上所述，被切断部C分开的第一数据线Daj和第二数据线Dbj可以通过有源图案150彼此电连接，由此减小施加到与切断部C相邻的像素电极的像素信号的差异。
例如，在切断部150不包括有源图案150的情况下，如果具有相对高电压的第一数据信号通过第一数据线Daj施加到在切断部C的左上侧设置的像素电极并且具有相对低电压的第二数据信号通过第二数据线Dbj施加到在切断部C的左下侧设置的像素电极，则施加到左上像素电极的第一数据信号和施加到左下像素电极的第二数据信号之间的差异可以足够大以在切断部C的左上像素区和左下像素区中产生亮度差。
相反，如果第一数据线Daj通过有源图案150电连接到第二数据线Dbj，则具有相对高电压的第一数据信号和具有相对低电压的第二数据信号可以被调节以减小施加到左上像素电极和左下像素电极的数据信号之间的差异。因此，可以减小在左上像素区和左下像素区中的亮度差，由此提高显示器件的显示质量。
图4A是示出根据发明示范实施方式的阵列基板的放大平面图。图4B是根据发明示范实施方式沿图4A的线II-II’截取的截面图。
参考图2、图4A和图4B，根据本示范实施方式的阵列基板可包括基板100、栅线GLi、栅绝缘层110、沟道图案CH2和CH3、有源图案150、源电极SR2和SR3、漏电极DR2和DR3、第一数据线Daj和Daj+1以及第二数据线Dbj和Dbj+1。在下文，为了便于说明将描述第j条数据线Daj和Dbj。
电连接到第一数据线中的第j条数据线Daj的第二开关元件TFT2可包括栅线GLi、栅绝缘层110、沟道图案CH2、源电极SR2、漏电极DR2、中间绝缘层115和钝化层120。栅绝缘层110可以设置在栅线GLi上。沟道图案CH2可以设置在栅绝缘层110上。源电极SR2可部分地交叠沟道图案CH2。漏电极DR2可以与源电极SR2间隔开并且可部分地交叠沟道图案CH2。中间绝缘层115可覆盖源电极SR2和漏电极DR2。钝化层120可以设置在中间绝缘层115上。
第一数据线Daj可以通过在中间绝缘层115中限定的接触孔CNTaj电连接到源电极SR2。
有源图案150可以设置在将第一数据线Daj和第二数据线Dbj分开的切断部中的中间绝缘层115上。有源图案150可部分地交叠第一数据线Daj和第二数据线Dbj。第一数据线Daj的第一交叠部Oa可交叠有源图案150。第二数据线Dbj的第二交叠部Ob可交叠有源图案150。钝化层120可覆盖有源图案150。
在本示范实施方式中，有源图案150可以形成在与沟道图案CH2不同的层中。例如，有源图案150可以利用附加的掩模形成在中间绝缘层115上，成为岛图案。
有源图案150的宽度W可以大于数据线Da和Db的宽度。有源图案150的长度L可以大于在第一数据线Daj和第二数据线Dbj之间的切断部C的长度。例如，有源图案150的长度L可以与第一交叠部Oa、第二交叠部Ob和切断部C的长度之和基本相同。有源图案150可完全地交叠栅线GLi。第一交叠部Oa和第二交叠部Ob可交叠栅线GLi。
如上所述，被切断部C分开的第一数据线Daj和第二数据线Dbj可以通过有源图案150彼此电连接，由此减小施加到与切断部C相邻的像素电极的像素信号的差异。
图5A是示出根据发明示范实施方式的阵列基板的放大平面图。图5B是根据发明示范实施方式沿图5A的线III-III’截取的截面图。
参考图2、图5A和图5B，根据本示范实施方式的阵列基板可包括基板100、栅线GLi、栅绝缘层110、沟道图案CH2和CH3、有源图案150、源电极SR2和SR3、漏电极DR2和DR3、第一数据线Daj和Daj+1以及第二数据线Dbj和Dbj+1。在下文，为了便于说明将描述第j条数据线Daj和Dbj。
电连接到第一数据线的第j条数据线Daj的第二开关元件TFT2可包括栅线GLi、栅绝缘层110、沟道图案CH2、源电极SR2、漏电极DR2和钝化层120。栅绝缘层110可以设置在栅线GLi上。沟道图案CH2可以设置在栅绝缘层110上。源电极SR2可部分地交叠沟道图案CH2。漏电极DR2可以与源电极SR2间隔开并且可部分地交叠沟道图案CH2。钝化层120可覆盖源电极SR2和漏电极DR2。
有源图案150可以设置在将第一数据线Daj和第二数据线Dbj分开的切断部中的栅绝缘层110上。有源图案150可部分地交叠第一数据线Daj和第二数据线Dbj。第一数据线Daj的第一交叠部Oa可交叠有源图案150。第二数据线Dbj的第二交叠部Ob可交叠有源图案150。钝化层120可覆盖有源图案150。
在本示范实施方式中，有源图案150可以形成在与沟道图案CH2相同的层中。例如，有源图案150可包括与沟道图案CH2相同的材料。有源图案150可以利用单个掩模与沟道图案CH2同时形成。
有源图案150的长度L可以大于在第一数据线Daj和第二数据线Dbj之间的切断部C的长度。例如，有源图案150的长度L可以与第一交叠部Oa、第二交叠部Ob和切断部C的长度之和基本相同。
有源图案150可部分地交叠栅线GLi。第一交叠部Oa可完全地交叠栅线GLi。第二交叠部Ob可以不交叠栅线GLi。
在本示范实施方式中，切断部C的长度可以大于图4A和4B中示出的切断部C的长度。例如，在本示范实施方式中的切断部C的长度可以等于或小于大约70μm。
如上所述，被切断部C分开的第一数据线Daj和第二数据线Dbj可以通过有源图案150彼此电连接，由此减小施加到与切断部C相邻的像素电极的像素信号的差异。
另外，可以如参考图5A和5B所描述的来配置栅线GLi、第一数据线Daj、第二数据线Dbj和有源图案150之间的交叠区，由此减小施加到与切断部C相邻的像素电极的像素信号的差异。
图6A是示出根据发明示范实施方式的阵列基板的放大平面图。图6B是根据发明示范实施方式沿图6A的线IV-IV’截取的截面图。
参考图2、图6A和图6B，根据本示范实施方式的阵列基板可包括基板100、栅线GLi、栅绝缘层110、沟道图案CH2和CH3、有源图案150、源电极SR2和SR3、漏电极DR2和DR3、第一数据线Daj和Daj+1以及第二数据线Dbj和Dbj+1。在下文，为了便于说明将描述第j条数据线Daj和Dbj。
电连接到第一数据线的第j条数据线Daj的第二开关元件TFT2可包括栅线GLi、栅绝缘层110、沟道图案CH2、源电极SR2、漏电极DR2和钝化层120。栅绝缘层110可以设置在栅线GLi上。沟道图案CH2可以设置在栅绝缘层110上。源电极SR2可部分地交叠沟道图案CH2。漏电极DR2可以与源电极SR2间隔开并且可部分地交叠沟道图案CH2。钝化层120可覆盖源电极SR2和漏电极DR2。
有源图案150可以设置在将第一数据线Daj和第二数据线Dbj分开的切断部中的栅绝缘层110上。有源图案150可部分地交叠第一数据线Daj和第二数据线Dbj。第一数据线Daj的第一交叠部Oa可交叠有源图案150。第二数据线Dbj的第二交叠部Ob可交叠有源图案150。钝化层120可覆盖有源图案150。
在本示范实施方式中，有源图案150可以形成在与沟道图案CH2相同的层中。例如，有源图案150可包括与沟道图案CH2相同的材料。有源图案150可以利用单个掩模与沟道图案CH2同时形成。
有源图案150的长度L可以大于在第一数据线Daj和第二数据线Dbj之间的切断部C的长度。例如，有源图案150的长度L可以与第一交叠部Oa、第二交叠部Ob和切断部C的长度之和基本相同。
有源图案150可部分地交叠栅线GLi。第一交叠部Oa可部分地交叠栅线GLi。第二交叠部Ob可以不交叠栅线GLi。
在本示范实施方式中，第一交叠部Oa的长度可以大于图5A和图5B中示出的第一交叠部Oa的长度。
如上所述，被切断部C分开的第一数据线Daj和第二数据线Dbj可以通过有源图案150彼此电连接，由此减小施加到与切断部C相邻的像素电极的像素信号的差异。
另外，可以如参考图6A和6B所描述的来配置栅线GLi、第一数据线Daj、第二数据线Dbj和有源图案150之间的交叠区，由此减小施加到与切断部C相邻的像素电极的像素信号的差异。
图7A是示出根据发明示范实施方式的阵列基板的放大平面图。图7B是根据发明示范实施方式沿图7A的线V-V’截取的截面图。
参考图2、图7A和图7B，根据本示范实施方式的阵列基板可包括基板100、栅线GLi、栅绝缘层110、沟道图案CH2和CH3、有源图案150、源电极SR2和SR3、漏电极DR2和DR3、第一数据线Daj和Daj+1以及第二数据线Dbj和Dbj+1。在下文，为了便于说明将描述第j条数据线Daj和Dbj。
电连接到第一数据线的第j条数据线Daj的第二开关元件TFT2可包括栅线GLi、栅绝缘层110、沟道图案CH2、源电极SR2、漏电极DR2和钝化层120。栅绝缘层110可以设置在栅线GLi上。沟道图案CH2可以设置在栅绝缘层110上。源电极SR2可部分地交叠沟道图案CH2。漏电极DR2可以与源电极SR2间隔开并且可部分地交叠沟道图案CH2。钝化层120可覆盖源电极SR2和漏电极DR2。
有源图案150可以设置在将第一数据线Daj和第二数据线Dbj分开的切断部中的栅绝缘层110上。有源图案150可部分地交叠第一数据线Daj和第二数据线Dbj。第一数据线Daj的第一交叠部Oa可交叠有源图案150。第二数据线Dbj的第二交叠部Ob可交叠有源图案150。钝化层120可覆盖有源图案150。
在本示范实施方式中，有源图案150可以形成在与沟道图案CH2相同的层中。例如，有源图案150可包括与沟道图案CH2相同的材料。有源图案150可以利用单个掩模与沟道图案CH2同时形成。
有源图案150的长度L可以大于在第一数据线Daj和第二数据线Dbj之间的切断部C的长度。例如，有源图案150的长度L可以与第一交叠部Oa、第二交叠部Ob和切断部C的长度之和基本相同。
有源图案150可完全地交叠栅线GLi。有源图案150的长度L可以大于栅线GLi的交叉数据线Daj和Dbj的部分的宽度。有源图案150的长度L可以大于栅线GLi的交叠有源图案150的部分的宽度。
第一交叠部Oa可以不交叠栅线GLi。第二交叠部Ob可以部分地交叠栅线GLi。
如上所述，被切断部C分开的第一数据线Daj和第二数据线Dbj可以通过有源图案150彼此电连接，由此减小施加到与切断部C相邻的像素电极的像素信号的差异。
另外，可以如参考图7A和7B所描述的来配置栅线GLi、第一数据线Daj、第二数据线Dbj和有源图案150之间的交叠区，由此减小施加到与切断部C相邻的像素电极的像素信号的差异。
图8A是示出根据发明示范实施方式的阵列基板的放大平面图。图8B是根据发明示范实施方式沿图8A的线VI-VI’截取的截面图。
参考图2、图8A和图8B，根据本示范实施方式的阵列基板可包括基板100、栅线GLi、栅绝缘层110、沟道图案CH2和CH3、有源图案150、源电极SR2和SR3、漏电极DR2和DR3、第一数据线Daj和Daj+1以及第二数据线Dbj和Dbj+1。在下文，为了便于说明将描述第j条数据线Daj和Dbj。
电连接到第一数据线中的第j条数据线Daj的第二开关元件TFT2可包括栅线GLi、栅绝缘层110、沟道图案CH2、源电极SR2、漏电极DR2和钝化层120。栅绝缘层110可以设置在栅线GLi上。沟道图案CH2可以设置在栅绝缘层110上。源电极SR2可部分地交叠沟道图案CH2。漏电极DR2可以与源电极SR2间隔开并且可部分地交叠沟道图案CH2。钝化层120可覆盖源电极SR2和漏电极DR2。
有源图案150可以设置在将第一数据线Daj和第二数据线Dbj分开的切断部中的栅绝缘层110上。有源图案150可部分地交叠第一数据线Daj和第二数据线Dbj。第一数据线Daj的第一交叠部Oa可交叠有源图案150。第二数据线Dbj的第二交叠部Ob可交叠有源图案150。钝化层120可覆盖有源图案150。
在本示范实施方式中，有源图案150可以形成在与沟道图案CH2相同的层中。例如，有源图案150可包括与沟道图案CH2相同的材料。有源图案150可以利用单个掩模与沟道图案CH2同时形成。
有源图案150的长度L可以大于在第一数据线Daj和第二数据线Dbj之间的切断部C的长度。例如，有源图案150的长度L可以与第一交叠部Oa、第二交叠部Ob和切断部C的长度之和基本相同。
在本示范实施方式中，切断部C的长度可以大于图7A和图7B中示出的切断部C的长度。例如，在本示范实施方式中的切断部C的长度可以等于或小于大约70μm。
有源图案150可完全地交叠栅线GLi。有源图案150的长度L可以大于栅线GLi的交叉数据线Daj和Dbj的部分的宽度。有源图案150的长度L可以大于栅线GLi的交叠有源图案150的部分的宽度。
第一交叠部Oa可以不交叠栅线GLi。另外，第二交叠部Ob可以不交叠栅线GLi。
如上所述，被切断部C分开的第一数据线Daj和第二数据线Dbj可以通过有源图案150彼此电连接，由此减小施加到与切断部C相邻的像素电极的像素信号的差异。
另外，可以如参考图8A和8B所描述的来配置栅线GLi、第一数据线Daj、第二数据线Dbj和有源图案150之间的交叠区，由此减小施加到与切断部C相邻的像素电极的像素信号的差异。
图9是示出根据发明示范实施方式的阵列基板的一部分的平面图。
参考图9，根据本示范实施方式的阵列基板可包括多条栅线GLi和GLi+1、多条数据线Da和Db以及多个像素电极PX1和PX2。栅线GLi和GLi+1可在第一方向D1上延伸。数据线Da和Db可在交叉第一方向D1的第二方向D2上延伸。像素电极PX1和PX2可以电连接到栅线GL和数据线Da及Db。数据线Da和Db可包括通过栅线GLi或GLi+1之一分开的成对的第一数据线Da和第二数据线Db。例如，成对的第一数据线Da和第二数据线Db可以通过切断部CPj-1至CPj+3被分开。虽然有源图案没有在图9中示出，但是切断部CPj-1至CPj+3可分别交叠有源图案，该有源图案电连接第一数据线Da至第二数据线Db。
在本示范实施方式中，在第一方向D1上布置的数据线Dj-1至Dj+3中，将第一数据线Da和第二数据线Db分开的栅线可以不同。例如，第i条栅线GLi可分开第j-1条数据线Daj-1和Dbj-1以及第j条数据线Daj和Dbj。第i+1条栅线GLi+1可分开第j+1条数据线Daj+1和Dbj+1以及第j+2条数据线Daj+2和Dbj+2。
在第一方向D1上彼此相邻的至少两对第一数据线Da和第二数据线Db(例如，Dj-1和Dj)可以通过栅线中的单个栅线(例如，GLi)分开。
在第一方向D1上彼此相邻的至少两对第一数据线Da和第二数据线Db(例如，Dj和Dj+1)可以通过栅线中的不同栅线(例如，GLi和GLi+1)分开。
图3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A和8B中示出的有源图案150可以应用于在本示范实施方式中的切断部CPj-1至CPj+1。
例如，在图9中，与第j-1条数据线的切断部CPj-1交叠的有源图案的宽度可以不同于与第j条数据线的切断部CPj交叠的有源图案的宽度。例如，图9中，与第j-1条数据线的切断部CPj-1交叠的有源图案的长度可以不同于与第j条数据线的切断部CPj交叠的有源图案的长度。
根据发明的示范实施方式，在阵列基板和具有该阵列基板的显示器件中，由切断部分开的第一数据线和第二数据线可以通过有源图案彼此电连接，由此减小施加到与切断部相邻的像素电极的像素信号之间的差异。
另外，通过调节第一数据线和第二数据线之间的距离可以不同地配置在栅线、第一数据线、第二数据线和有源图案之间的交叠区，由此减小施加到与切断部相邻的像素电极的像素信号的差异。
此外，多个切断部可以布置在阵列基板上的不同位置以形成弯曲线，由此减小因切断部的直线布置导致的不期望的水平线。
虽然已经参考其示范实施方式具体显示和描述了本发明，然而本领域的一般技术人员将理解在不脱离由权利要求所界定的本发明的精神和范围的情况下，可以作出形式和细节上的不同变化。

Claims (20)

1.一种阵列基板，包括：
基板；
多条栅线，在所述基板上沿第一方向延伸；
多条数据线，沿第二方向延伸并且包括通过切断部分开的成对的第一数据线和第二数据线，所述第二方向交叉所述第一方向；和
多个有源图案，电连接到所述成对的第一数据线和第二数据线，所述有源图案交叠所述切断部并交叠第一栅线。
2.如权利要求1所述的阵列基板，其中第一切断部交叠所述第一栅线。
3.如权利要求2所述的阵列基板，其中与所述第一切断部间隔开的第二切断部交叠与所述第一栅线间隔开的第二栅线。
4.如权利要求2所述的阵列基板，其中与所述第一切断部间隔开的第二切断部交叠所述第一栅线。
5.如权利要求1所述的阵列基板，其中所述第一栅线交叠所述成对的第一数据线和第二数据线中的所述第一数据线或所述第二数据线。
6.如权利要求1所述的阵列基板，其中在所述成对的第一数据线和第二数据线中，所述第一栅线仅交叠所述第一数据线和所述第二数据线之一。
7.如权利要求1所述的阵列基板，其中所述第一栅线没有被所述成对的第一数据线和第二数据线中的所述第一数据线和所述第二数据线交叠。
8.如权利要求1所述的阵列基板，其中通过所述切断部之一分开的所述成对的第一数据线和第二数据线中的所述第一数据线和所述第二数据线之间的距离小于70μm。
9.如权利要求1所述的阵列基板，其中所述有源图案之一在所述第一方向上的宽度大于所述数据线之一在所述第一方向上的宽度。
10.如权利要求1所述的阵列基板，其中所述有源图案之一在所述第二方向上的长度大于所述第一栅线的与所述数据线之一交叉的部分在所述第一方向上的宽度。
11.如权利要求1所述的阵列基板，进一步包括电连接到所述栅线和所述数据线的多个像素电极，
其中在所述第一方向上彼此相邻的两条数据线电连接到所述两条数据线之间的像素区中的不同像素电极。
12.如权利要求1所述的阵列基板，进一步包括电连接到所述栅线和所述数据线的多个薄膜晶体管，
其中至少一个薄膜晶体管包括：
源电极，电连接到所述成对的第一数据线和第二数据线中的所述第一数据线或所述第二数据线；
沟道图案，在所述栅线之一上交叠所述源电极；和
漏电极，交叠所述沟道图案。
13.如权利要求12所述的阵列基板，其中所述沟道图案设置在与所述有源图案之一相同的层中。
14.如权利要求12所述的阵列基板，其中所述沟道图案设置在与所述有源图案之一不同的层中。
15.一种显示器件，包括：
阵列基板，包括多条栅线和多条数据线，所述多条数据线交叉所述栅线并且包括通过切断部分开的成对的第一数据线和第二数据线；
栅极驱动部，配置为施加栅极信号到所述栅线；
第一数据驱动部，配置为施加第一数据信号到所述成对的第一数据线和第二数据线中的所述第一数据线；和
第二数据驱动部，配置为施加第二数据信号到所述成对的第一数据线和第二数据线中的所述第二数据线，
其中所述成对的第一数据线和第二数据线中的所述第一数据线和所述第二数据线通过交叠所述切断部的有源图案而电连接。
16.如权利要求15所述的显示器件，其中所述第一数据信号和所述第二数据信号包括同步的数据信号。
17.如权利要求15所述的显示器件，其中所述切断部沿着所述栅线延伸的方向布置成弯曲线。
18.一种阵列基板，包括：
第一数据线，设置在基板上；
第二数据线，设置在所述基板上；
有源图案，设置在所述第一数据线和第二数据线之间并且将所述第一数据线和第二数据线彼此电连接。
19.如权利要求18所述的阵列基板，其中所述有源图案被所述第一数据线和第二数据线交叠，在所述有源图案上的所述第一数据线和所述第二数据线之间形成间隔。
20.如权利要求19所述的阵列基板，其中钝化层设置在所述间隔中。
CN201410401890.7A 2013-11-14 2014-08-15 阵列基板和具有其的显示器件 Expired - Fee Related CN104635389B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130138548A KR102064346B1 (ko) 2013-11-14 2013-11-14 어레이 기판 및 이를 갖는 표시장치
KR10-2013-0138548 2013-11-14

Publications (2)

Publication Number Publication Date
CN104635389A true CN104635389A (zh) 2015-05-20
CN104635389B CN104635389B (zh) 2019-12-20

Family

ID=53043020

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410401890.7A Expired - Fee Related CN104635389B (zh) 2013-11-14 2014-08-15 阵列基板和具有其的显示器件

Country Status (3)

Country Link
US (1) US9397120B2 (zh)
KR (1) KR102064346B1 (zh)
CN (1) CN104635389B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1363921A (zh) * 2000-12-30 2002-08-14 Lg.菲利浦Lcd株式会社 液晶显示器
CN1675676A (zh) * 2002-08-02 2005-09-28 三星电子株式会社 液晶显示器及其驱动方法
CN101266371A (zh) * 2007-03-13 2008-09-17 上海天马微电子有限公司 场序式液晶显示装置及其驱动方法
CN103034007A (zh) * 2012-12-14 2013-04-10 京东方科技集团股份有限公司 显示器及其驱动方法、显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3804581B2 (ja) 1999-07-23 2006-08-02 日本電気株式会社 液晶表示装置の駆動方法
KR100505984B1 (ko) 2003-07-09 2005-08-04 엘지전자 주식회사 플라즈마 디스플레이 패널
CN101379538B (zh) * 2006-03-06 2010-12-15 夏普株式会社 有源矩阵基板、显示装置和电视接收机
KR101407285B1 (ko) 2006-05-22 2014-06-13 엘지디스플레이 주식회사 액정표시장치 및 이의 구동방법
US8035765B2 (en) * 2006-11-13 2011-10-11 Hannstar Display Corp. TFT array substrate, LCD panel and liquid crystal display
WO2009022486A1 (ja) 2007-08-10 2009-02-19 Sharp Kabushiki Kaisha 表示装置、表示装置の制御装置、表示装置の駆動方法、液晶表示装置、テレビジョン受像機
JP5306067B2 (ja) 2009-06-05 2013-10-02 株式会社ジャパンディスプレイ 液晶表示装置
CN102034750B (zh) 2009-09-25 2015-03-11 北京京东方光电科技有限公司 阵列基板及其制造方法
US8792063B2 (en) * 2011-09-20 2014-07-29 Shenzhen China Star Optoelectronics Technology Co., Ltd. Array substrate, liquid crystal display device and methods for manufacturing and repairing the array substrate
JP2013167773A (ja) 2012-02-16 2013-08-29 Panasonic Liquid Crystal Display Co Ltd 液晶表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1363921A (zh) * 2000-12-30 2002-08-14 Lg.菲利浦Lcd株式会社 液晶显示器
CN1675676A (zh) * 2002-08-02 2005-09-28 三星电子株式会社 液晶显示器及其驱动方法
CN101266371A (zh) * 2007-03-13 2008-09-17 上海天马微电子有限公司 场序式液晶显示装置及其驱动方法
CN103034007A (zh) * 2012-12-14 2013-04-10 京东方科技集团股份有限公司 显示器及其驱动方法、显示装置

Also Published As

Publication number Publication date
KR102064346B1 (ko) 2020-01-10
KR20150055942A (ko) 2015-05-22
CN104635389B (zh) 2019-12-20
US9397120B2 (en) 2016-07-19
US20150129963A1 (en) 2015-05-14

Similar Documents

Publication Publication Date Title
CN106950768B (zh) 像素单元及其驱动方法
CN208521584U (zh) 一种像素结构、显示面板和显示装置
CN101231563B (zh) 具有改善的可靠性的触摸面板和采用该面板的显示装置
CN202916564U (zh) 液晶显示装置
CN101685230B (zh) 液晶面板及装有该液晶面板的液晶显示器
US9646553B2 (en) Display device
US10629635B2 (en) Array substrate and display device
CN104977740A (zh) 显示基板及其制备方法、显示装置
CN105068344B (zh) 显示面板及其像素阵列
US20080180372A1 (en) Display device
CN105788545A (zh) 液晶显示装置
US11988911B2 (en) Display device
KR980004297A (ko) 액티브 매트릭스 액정 디스플레이 패널 및 그것을 위한 배선설계 방법
CN111292665B (zh) 像素电路及其控制方法、和显示装置
CN102770802A (zh) 液晶显示装置
US10656484B2 (en) Display panel including corresponding pixel electrode and marker
CN104280959B (zh) 像素结构、显示面板及其制造方法
CN102393589A (zh) 多畴垂直配向型液晶显示面板及其子像素结构
US20170017320A1 (en) Touch display panel
CN102576162A (zh) 显示装置
CN109387986A (zh) 显示装置
JP5774424B2 (ja) 表示パネル及びこれを有する表示装置
US20020149553A1 (en) Display device having driving elements, and driving method thereof
CN104635389A (zh) 阵列基板和具有其的显示器件
CN101796456B (zh) 显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20191220

Termination date: 20210815

CF01 Termination of patent right due to non-payment of annual fee