CN104597323B - 一种测量多通道射频芯片相位偏差的测试装置及方法 - Google Patents

Abstract

本发明公开了一种测量多通道射频芯片相位偏差的测试装置及方法，由ATE测试系统、示波器、测试板、参考芯片和待测芯片组成；参考芯片和待测芯片型号；测试板分别连接参考芯片、待测芯片和ATE测试系统；示波器连接ATE测试系统；ATE测试系统经测试板分别向测试芯片和参考芯片提供测试所需要的激励信号；测试板采集待测芯片与参考芯片输出信号，输出至ATE测试系统计算待测芯片与参考芯片输出信号的相位差；同时输出至所述示波器显示。本发明充分考虑了测试系统、布局布线以及芯片间相位误差的干扰，解决了目前多通道芯片批产测试中相位不稳的问题。

Description

一种测量多通道射频芯片相位偏差的测试装置及方法

技术领域

本发明涉及一种测量射频芯片相位偏差的测试装置，尤其是一种测量多通道射频芯片相位偏差的测试装置，属于集成电路测试技术领域。

背景技术

随着半导体技术的发展，卫星通信领域、卫星导航领域、雷达通信领域、电子通信领域等市场对射频接收芯片的需求日益剧增，因此无论是在射频接收芯片研发阶段还是生产阶段均有大量的测试需求。

射频接收芯片存在多通道并行接收，并且对各通道接收数据要求相位误差有一定的要求。对这种多通道射频接收芯片的测试过程中，存在测试系统通道相位误差、测试板相位误差以及芯片间相位误差等影响，无法进行精确测试。

此外，对于ATE自动测试系统来说，为提高成本利用率，数字资源配置一般充足，但是模拟资源和射频资源由于利用率相对偏低，一般仅配置到基本状态。因此，对于多通道射频接收芯片来说，由于测试系统的硬件配置限制，很难适用于多通道测试的需求。

发明内容

针对现有技术中的不足，本发明提供了一种测量多通道射频芯片相位偏差的测试装置。

为解决上述技术问题，本发明所采取的技术方案是：

技术方案一：

一种测量多通道射频芯片相位偏差的测试装置，由ATE测试系统、示波器、测试板、参考芯片组成；所述参考芯片和待测芯片型号一致；所述测试板分别连接所述参考芯片、待测芯片和ATE测试系统；所述示波器连接所述ATE测试系统；

所述ATE测试系统经所述测试板分别向所述测试芯片和参考芯片提供测试所需要的激励信号；所述激励信号包括1路以上模拟射频信号；所述测试板采集所述待测芯片与所述参考芯片的输出信号，将其输出至所述ATE测试系统计算所述待测芯片与所述参考芯片输出信号的相位差；所述示波器显示输出所述ATE测试系统输出的各模拟射频信号延迟。

所述测试板包括参考芯片测试电路和待测芯片测试电路；所述参考芯片测试电路和待测芯片测试电路分别连接所述参考芯片和待测芯片；所述参考芯片测试电路和待测芯片测试电路由一条以上的连接线等长的射频通道组成；所述参考芯片测试电路中射频通道数目与所述参考芯片和ATE测试系统的资源相配合；所述待测芯片测试电路中射频通道数目与所述待测芯片的管脚数目和ATE测试系统的资源相配合；

所述测试板采集所述待测芯片各射频通道的输出信号与所述参考芯片1条射频通道的输出信号，送入所述ATE测试系统计算所述待测芯片与所述参考芯片输出信号的相位差。

所述测试板还包括功分器和/或耦合器。

所述ATE测试系统经所述测试板分别向所述测试芯片和参考芯片提供测试所需要的激励信号包括SPI寄存器配置信号、参考时钟信号和模拟射频信号。

技术方案二：

一种应用权利要求1所述的测量多通道射频芯片相位偏差的测试装置测量多通道射频芯片相位偏差的方法，包括以下步骤：

步骤1)：根据待测芯片管脚分布和ATE测试系统资源设计测试板，所述测试板设有用于连接参考芯片的参考芯片测试电路和用于连接待测芯片的待测芯片测试电路；所述参考芯片测试电路中射频通道数目与所述参考芯片管脚分布相配合；所述待测芯片测试电路中射频通道数目与所述待测芯片的管脚数目相配合；所述参考芯片测试电路中射频通道和待测芯片测试电路中射频通道等长；

步骤2)：根据测试条件要求，配置ATE测试系统，使其提供与所述待测芯片管脚分布相适配合的模拟射频信号、数字信号和电源，如果ATE测试系统所能提供的模拟射频信号小于所述参考芯片测试电路中射频通道数目与所述待测芯片测试电路中射频通道数目之和时，采用功分器和耦合器扩展所述ATE测试系统提供的模拟射频信号数量，使其等于所述参考芯片测试电路中射频通道数目与所述待测芯片测试电路中射频通道数目之和；

步骤3)：完成测试板3电装，连接ATE测试系统、测试板、参考芯片、待测芯片和示波器；

步骤4)：以任一所述参考芯片测试电路中射频通道为基准通道，所述ATE测试系统测量所述待测芯片测试电路中各射频通道的延迟测量，并与所述示波器配合进行相位补偿；具体包括以下分步骤：

步骤4-1)：所述示波器抓取所述待测芯片测试电路中各射频通道输入模拟射频信号，测量显示所述待测芯片测试电路中各射频通道输入模拟射频信号的延迟；

步骤4-2)：根据输入频率对所述待测芯片测试电路中各射频通道进行相位补偿；

步骤4-3)：根据相干采样定理，设置所述ATE测试系统采集所述各射频通道输出的ADC数字信号的采样速率和采样点数；

步骤4-4)：所述ATE测试系统对所述基准通道和各待测芯片测试电路中射频通道输出的ADC数字信号进行差分采样，计算其与所述基准通道的相位差。

由于采用了上述技术方案，本发明的有益效果在于：

1.本发明可以在ATE测试系统硬件限制的条件下，实现多通道并行测试，减少了测试成本。

2.本发明采用与待测芯片型号一致芯片作为参考芯片，为相位测试提供统一基准，提高了测试的准确性。

3.本发明可以在ATE自动测试系统硬件配置限制的条件下，消除测试系统通道相位误差、测试板相位误差和芯片间相位误差的影响，还原各通道间的实际误差，实现多通道芯片相位误差的批量测试。

4.本发明充分考虑了测试系统、布局布线以及芯片间相位误差的干扰，解决了目前多通道芯片批产测试中相位不稳的问题。

附图说明

图1是本发明的原理框图；

图2是本发明实施例1的原理框图。

具体实施方式

下面结合附图对本发明做进一步详细说明：

实施例1：

一种测量多通道射频芯片相位偏差的测试装置，由ATE测试系统、示波器、测试板、参考芯片组成；所述参考芯片和待测芯片型号一致；所述测试板分别连接所述参考芯片、待测芯片和ATE测试系统；所述示波器连接所述ATE测试系统；

所述ATE测试系统经所述测试板分别向所述测试芯片和参考芯片提供测试所需要的激励信号；所述激励信号包括1路以上模拟射频信号；所述测试板采集所述待测芯片与所述参考芯片的输出信号，将其输出至所述ATE测试系统计算所述待测芯片与所述参考芯片输出信号的相位差；所述示波器显示输出所述ATE测试系统输出的各模拟射频信号延迟。

所述测试板包括参考芯片测试电路和待测芯片测试电路；所述参考芯片测试电路和待测芯片测试电路分别连接所述参考芯片和待测芯片；所述参考芯片测试电路和待测芯片测试电路由一条以上的连接线等长的射频通道组成；所述参考芯片测试电路中射频通道数目与所述参考芯片和ATE测试系统的资源相配合；所述待测芯片测试电路中射频通道数目与所述待测芯片的管脚数目和ATE测试系统的资源相配合；

所述测试板采集所述待测芯片各射频通道的输出信号与所述参考芯片1条射频通道的输出信号，送入所述ATE测试系统计算所述待测芯片与所述参考芯片输出信号的相位差。

所述测试板还包括功分器和/或耦合器。

所述ATE测试系统经所述测试板分别向所述测试芯片和参考芯片提供测试所需要的激励信号包括SPI寄存器配置信号、参考时钟信号和模拟射频信号。

在本实施例中，待测芯片为四通道并行接收芯片，测试时需要V93000测试系统提供相应的数字信号、模拟信号和电源。待测芯片输出的ADC数字差分信号最高速率为11.2MHz。模拟信号包括四路模拟射频信号、两路本振IQ信号和四路模拟中频信号，模拟射频信号频率在1.35GHz～1.4GHz。各路数字模拟锁相环电源。

示波器进行延迟测量。使用ATE测试系统参照示波器测量的各路延迟进行相位补偿。

ATE测试系统同时对待测芯片和参考芯片进行测试，由ATE测试系统的数字板卡抓取待测芯片的四路ADC数字输出和参考芯片的一路ADC数字输出，在工作站上分别完成对数字数据的处理，计算各芯片各通道ADC数字输出的相位计算，将待测芯片的四路ADC数字输出相位与参考芯片的一路ADC数字输出相位分别作差，以参考芯片一路ADC数字输出的相位作为参考，衡量待测芯片四路ADC数字输出相位差。

绘制测试板时严格保证待测芯片各射频通道布线长度一致，以便进行各射频通道的功率和相位补偿。由于ATE测试系统不能提供IQ信号，测试板上加入耦合器，将ATE测试系统提供的两路LO信号分别调制成两路IQ信号供给待测芯片和参考芯片。

ATE测试系统射频通道根据测试要求，分配给待测芯片两路模拟射频信号和一路LO信号，利用功分器和耦合器，转换成四路同相模拟射频信号和IQ两路LO信号。对参考芯片提供一路模拟射频信号和一路LO信号，其中利用耦合器转换成IQ两路LO信号，选定参考芯片4任意一路射频输入提供模拟射频信号，使其正常工作即可。

V93000测试系统硬件配置主要包含：320个数字通道，4路测量模拟通道，12个射频端口根据测试要求调整分配激励和测量通道，将所需数字通道分配到PS3600板卡中的差分数字通道，保证在进行ADC差分数字输出采样时的一致性。4路模拟输出分配到MBAV8中的四个Measure Units(MESB)板卡上，选择各自合适的模拟通道路径。对于所需的模拟射频信号，要求四路模拟射频信号同时输出和两路本振IQ信号，现有射频板卡不能提供IQ信号，选择在PCB设计时加入3dB耦合器将每一路本振信号变成IQ两路信号。

按照芯片测试要求，对四路模拟射频信号初始相位要求严格一致，射频板卡上同时输出的四路模拟射频信号初始相位不能保证一致，有一定的相位差，此测试要求在PCB设计中进行调整已达到测试要求，射频板卡提供两路模拟射频信号到PCB通道，经过PCB板上的功分器，将两路模拟射频信号变为四路，输入给待测芯片。

依据PCB测试电路设计原则和测试芯片电路要求进行PCB原理图设计，绘制PCB板，合理分配各电源和地模块，确定各个数字通道、模拟通道和射频通道，设计中加入3dB耦合器将所需的本振信号变相成IQ两路信号提供给芯片，同时保证四路射频输入信号线路长度一致，减少通道间相位的误差，PCB板上同时加入功分器，将ATE测试系统提供的两路模拟射频信号分为四路模拟射频信号提供给芯片。为了完成通道间相位一致性参数的测试，PCB板上绘制两个芯片同时测试的电路，其中一个芯片的测试电路作为参数测试的参考标准。

完成PCB板的加工电装，进行加电测试，确认各电源和地正常，通过示波器和频谱仪测量各信号幅度，对四路输入模拟射频信号延迟进行测量，使用高速示波器抓取四路射频输入信号，测量输入信号各路延迟，根据输入频率对相位一致性参数测试时进行相位补偿。

为完成相位一致性参数的测试，还需要在ATE测试系统中完成测试程序的编写，测试程序中控制系统中各模块，对该测试两芯片加载各种激励，包括电源、数字SPI信号、参考时钟和模拟射频信号，同时完成对输出模拟信号和ADC数字信号输出的采样，设置采样速率为10MHz，采样点数为512点，满足相干采样定理，差分设置可对差分两通道同时采样，采样到的数据需要在测试程序中进行再计算。

将采样数据存到一个二维数组中，对该组数据进行快速傅里叶变换，分别取其中的实部和虚部，利用tan运算，计算该通道的相位，计算各通道间相位差的时候，将参考测试芯片其中任一通道的相位作为计算参考，待每颗待测试芯片都与参考芯片进行相比较，即可得到四通道间和芯片间相位一致性参数信息。

实施例2：

一种应用权利要求1所述的测量多通道射频芯片相位偏差的测试装置测量多通道射频芯片相位偏差的方法，包括以下步骤：

步骤1)：根据待测芯片管脚分布和ATE测试系统资源设计测试板，所述测试板设有用于连接参考芯片的参考芯片测试电路和用于连接待测芯片的待测芯片测试电路；所述参考芯片测试电路中射频通道数目与所述参考芯片管脚分布相配合；所述待测芯片测试电路中射频通道数目与所述待测芯片的管脚数目相配合；所述参考芯片测试电路中射频通道和待测芯片测试电路中射频通道等长；

步骤2)：根据测试条件要求，配置ATE测试系统，使其提供与所述待测芯片管脚分布相适配合的模拟射频信号、数字信号和电源，如果ATE测试系统所能提供的模拟射频信号小于所述参考芯片测试电路中射频通道数目与所述待测芯片测试电路中射频通道数目之和时，采用功分器和耦合器扩展所述ATE测试系统提供的模拟射频信号数量，使其等于所述参考芯片测试电路中射频通道数目与所述待测芯片测试电路中射频通道数目之和；

步骤3)：完成测试板3电装，连接ATE测试系统、测试板、参考芯片、待测芯片和示波器；

步骤4)：以任一所述参考芯片测试电路中射频通道为基准通道，所述ATE测试系统测量所述待测芯片测试电路中各射频通道的延迟测量，并与所述示波器配合进行相位补偿；具体包括以下分步骤：

步骤4-1)：所述示波器抓取所述待测芯片测试电路中各射频通道输入模拟射频信号，测量显示所述待测芯片测试电路中各射频通道输入模拟射频信号的延迟；

步骤4-2)：根据输入频率对所述待测芯片测试电路中各射频通道进行相位补偿；

步骤4-3)：根据相干采样定理，设置所述ATE测试系统采集所述各射频通道输出的ADC数字信号的采样速率和采样点数；

步骤4-4)：所述ATE测试系统对所述基准通道和各待测芯片测试电路中射频通道输出的ADC数字信号进行差分采样，计算其与所述基准通道的相位差。在本实施例中，对ATE测试系统输出模拟信号和ADC数字信号输出的采样，设置采样速率和采样点数，满足相干采样定理，差分设置可对差分两通道同时采样，获取数据。

采样到的数据需要在ATE测试系统的测试程序中进行再计算，将采样数据存到一个二维数组中，对该组数据进行快速傅里叶变换，分别取其中的实部和虚部，利用tan运算，计算该通道的相位。

以上是对本发明具体实施例的说明，在具体的实施过程中可对本发明的方法进行适当的变化，都应涵盖在本发明的保护范围之内。

Claims (5)

1.一种测量多通道射频芯片相位偏差的测试装置，其特征在于：由ATE测试系统、示波器、测试板、参考芯片组成；所述参考芯片和待测芯片型号一致；所述测试板分别连接所述参考芯片、待测芯片和ATE测试系统；所述示波器连接所述ATE测试系统；

所述ATE测试系统经所述测试板分别向所述待测芯片和参考芯片提供测试所需要的激励信号；所述激励信号包括1路以上模拟射频信号；所述测试板采集所述待测芯片与所述参考芯片的输出信号，将其输出至所述ATE测试系统计算所述待测芯片与所述参考芯片输出信号的相位差；所述示波器显示输出所述ATE测试系统输出的各模拟射频信号延迟。

2.根据权利要求1所述的测量多通道射频芯片相位偏差的测试装置，其特征在于：所述测试板包括参考芯片测试电路和待测芯片测试电路；所述参考芯片测试电路和待测芯片测试电路分别连接所述参考芯片和待测芯片；所述参考芯片测试电路和待测芯片测试电路由一条以上的连接线等长的射频通道组成；所述参考芯片测试电路中射频通道数目与所述参考芯片的管脚数目和ATE测试系统的资源相配合；所述待测芯片测试电路中射频通道数目与所述待测芯片的管脚数目和ATE测试系统的资源相配合；

所述测试板采集所述待测芯片各射频通道的输出信号与所述参考芯片1条射频通道的输出信号，送入所述ATE测试系统计算所述待测芯片与所述参考芯片输出信号的相位差。

3.根据权利要求1所述的测量多通道射频芯片相位偏差的测试装置，其特征在于：所述测试板还包括功分器和/或耦合器。

4.根据权利要求1所述的测量多通道射频芯片相位偏差的测试装置，其特征在于：所述ATE测试系统经所述测试板分别向所述待测芯片和参考芯片提供测试所需要的激励信号包括SPI寄存器配置信号、参考时钟信号和模拟射频信号。

5.一种测量多通道射频芯片相位偏差的方法，其特征在于：包括以下步骤：

步骤1)：根据待测芯片管脚分布和ATE测试系统资源设计测试板，所述测试板设有用于连接参考芯片的参考芯片测试电路和用于连接待测芯片的待测芯片测试电路；所述参考芯片测试电路中射频通道数目与所述参考芯片管脚数目相配合；所述待测芯片测试电路中射频通道数目与所述待测芯片的管脚数目相配合；所述参考芯片测试电路中射频通道和待测芯片测试电路中射频通道等长；

步骤2)：根据测试条件要求，配置ATE测试系统，使其提供与所述待测芯片管脚分布相配合的模拟射频信号、数字信号和电源，如果ATE测试系统所能提供的模拟射频信号小于所述参考芯片测试电路中射频通道数目与所述待测芯片测试电路中射频通道数目之和时，采用功分器和耦合器扩展所述ATE测试系统提供的模拟射频信号数量，使其等于所述参考芯片测试电路中射频通道数目与所述待测芯片测试电路中射频通道数目之和；

步骤3)：完成测试板电装，连接ATE测试系统、测试板、参考芯片、待测芯片和示波器；

步骤4)：以所述参考芯片测试电路中任一射频通道为基准通道，所述ATE测试系统测量所述待测芯片测试电路中各射频通道的延迟，并与所述示波器配合进行相位补偿；具体包括以下分步骤：

步骤4-1)：所述示波器抓取所述待测芯片测试电路中各射频通道输入模拟射频信号，测量显示所述待测芯片测试电路中各射频通道输入模拟射频信号的延迟；

步骤4-2)：根据输入频率对所述待测芯片测试电路中各射频通道进行相位补偿；

步骤4-3)：根据相干采样定理，设置所述ATE测试系统采集所述待测芯片和参考芯片各射频通道输出的ADC数字信号的采样速率和采样点数；

步骤4-4)：所述ATE测试系统对所述基准通道和待测芯片测试电路中各射频通道输出的ADC数字信号进行差分采样，计算待测芯片各射频通道与所述基准通道的相位差。