CN104575589A - 一种高可利用率抗辐射的sram自刷新电路及其自刷新方法 - Google Patents

Abstract

本发明涉及一种高可利用率抗辐射的SRAM自刷新电路，包括定时计数器、刷新控制器和刷新地址计数器，定时计数器的输出端与刷新控制器的输入端相连，外接外部信号的刷新控制器的输出端与刷新地址计数器的输入端相连，刷新地址计数器的输出端与SRAM存储阵列的A、CSN、WEN端相连，SRAM存储阵列的输出端Q端通过第三表决器与SRAM存储阵列的D端相连。本发明还公开了一种高可利用率抗辐射的SRAM自刷新电路的自刷新方法。本发明对存储器定时的进行读、纠错和回写，确保特定的时间间隔内累积的错误位数不超过纠错码的纠错能力，提高了SRAM的抗多位翻转能力；用户的读写优先级高于刷新的优先级，使用户对SRAM的读写操作不被刷新操作中断，保证了用户读写的高可利用率。

Description

一种高可利用率抗辐射的SRAM自刷新电路及其自刷新方法

技术领域

本发明涉及刷新电路技术领域，尤其是一种高可利用率抗辐射的SRAM自刷新电路及其自刷新方法。

背景技术

作为计算机高速缓存的挥发性存储器SRAM，广泛用在通讯、消费类电子产品中，此外，在航空航天领域，SRAM也有着广泛的应用。然而，宇宙和外层空间存在大量的高能粒子射线，会直接影响其可靠性，造成SRAM器件存储的数据发生翻转。目前，基于商用工艺线对SRAM芯片进行抗单粒子翻转加固，主要采用的方法是对电路和系统架构优化设计进行抗辐射加固，现有的技术有三模冗余（Time Module Redundancy，TMR）、错误检测与纠正（Error detection and correction，EDAC）编解码技术等。

在粒子辐射环境下，数据被打翻后，如果及时通过TMR或者EDAC电路进行纠正，外界仍然能读取到SRAM中正确的数据。然而，如果长时间没有对SRAM内存储的数据进行读写，错误会不断累积，进而引发更多的错误，TMR或EDAC电路将无法对SRAM中的错误进行纠正。Aeroflex的UT8ER512K32 16M SRAM和TI的SMV512K32HFG 16M SRAM抗辐射SRAM存储器，采用了刷新技术解决错误累积的问题，然而，这两款电路刷新的优先级高于外界用户读写的优先级，刷新期间，外界用户无法对SRAM进行读写操作，两次刷新操作之间的间隔为外界用户可用的读写时间，这样，刷新频率提高后，存储器的可利用率会下降。

发明内容

本发明的首要目的在于提供一种在保障SRAM长时间的可靠性的同时，兼顾系统的高可利用率的高可利用率抗辐射的SRAM自刷新电路。

为实现上述目的，本发明采用了以下技术方案：一种高可利用率抗辐射的SRAM自刷新电路，包括定时计数器、刷新控制器和刷新地址计数器，定时计数器的输出端与刷新控制器的输入端相连，外接外部信号的刷新控制器的输出端与刷新地址计数器的输入端相连，刷新地址计数器的输出端与SRAM存储阵列的A、CSN、WEN端相连，SRAM存储阵列的输出端Q端通过第三表决器与SRAM存储阵列的D端相连。

所述定时计数器包括至少3个定时寄存器，其输出端均与第一表决器的输入端相连，第一表决器的输出端分别与第一计数器、刷新控制器的第一输入端相连，刷新控制器的第二输入端接外部片选信号CS_N，刷新控制器的第三输入端接外部地址信号；所述刷新地址计数器包括至少3个地址寄存器，其输入使能端EN和输入清零端均接刷新控制器的输出端，其输出端均与第二表决器的输入端相连，第二表决器的输出端分别与非门电路、第二计数器、片选信号发生器的输入端相连；所述SRAM存储阵列包括至少3个存储器，其WEN端均与非门电路的输出端相连，其CSN端均与片选信号发生器的输出端相连，其A端均与第二表决器的输出端相连，其输出端Q端与第三表决器的输入端相连，第三表决器的输出端与各个存储器的D端相连。

所述刷新控制器采用组合逻辑电路。

所述定时寄存器、地址寄存器、存储器的个数一致，均为9个；所述第一、二、三表决器均为冗余表决器。

所述地址寄存器的高14位，即D14至D1位为刷新地址位，所述地址寄存器的最后一位即D0为读写控制位。

本发明的另一目的在于提供一种高可利用率抗辐射的SRAM自刷新电路的刷新方法，该方法包括下列顺序的步骤：

（1）判断用户是否对SRAM存储阵列进行读写，若判断结果为是，则进入步骤二，否则，进入步骤三；

（2）判断用户是否对当前SRAM存储阵列进行读写，若判断结果为是，则停止对当前SRAM存储阵列的刷新，否则，进入步骤三；

（3）读取SRAM存储阵列中的数据进行表决纠错，回写到SRAM存储阵列中，刷新地址加1，对下一个地址单元的数据进行刷新；

（4）在停止对当前SRAM存储阵列的刷新后，判断用户对当前SRAM存储阵列的读写是否结束，若没有结束，维持刷新停止状态，否则，返回步骤三。

刷新时间占到刷新周期的1/8，剩余7/8时间为刷新的空闲时间，刷新地址计数器处于非工作状态，对SRAM存储阵列的读和回写停止，定时计数器持续更新。

刷新地址计数器中的地址寄存器每隔2.62144ms更新一次，与存储器的更新频率一致；定时计数器中的定时寄存器持续计数。

由上述技术方案可知，本发明对存储器定时的进行读、纠错和回写，确保特定的时间间隔内累积的错误位数不超过纠错码的纠错能力，提高了SRAM的抗多位翻转能力；用户的读写优先级高于刷新的优先级，使用户对SRAM的读写操作不被刷新操作中断，保证了用户读写的高可利用率；通过对自刷新电路自身的加固，确保刷新时读写地址一致，提高了刷新电路的抗辐射能力，增强了抗辐射SRAM的可靠性；将刷新操作转为后台形式运行，使抗辐射SRAM能与常规的SRAM在应用层面上兼容，简化了系统级电路的设计。

附图说明

图1为本发明的电路框图

图2为本发明的电路原理图。

图3为本发明中刷新控制器的电路图。

图4为刷新地址寄存器的位数示意图。

图5为刷新时间关系示意图(100MHz时钟)。

图6为本发明的方法流程图。

具体实施方式

一种高可利用率抗辐射的SRAM自刷新电路，包括定时计数器3、刷新控制器2和刷新地址计数器1，定时计数器3的输出端与刷新控制器2的输入端相连，外接外部信号的刷新控制器2的输出端与刷新地址计数器1的输入端相连，刷新地址计数器1的输出端与SRAM存储阵列4的A、CSN、WEN端相连，SRAM存储阵列4的输出端Q端通过第三表决器与SRAM存储阵列4的D端相连，如图1所示。刷新地址计数器1用于产生刷新时的读写地址；定时计数器3用于控制两轮刷新操作之间的时间间隔；刷新控制器2根据定时计数器3的信号、外部片选信号、外部地址信号等产生控制信号。

如图2所示，所述定时计数器3包括至少3个定时寄存器，其输出端均与第一表决器的输入端相连，第一表决器的输出端分别与第一计数器5、刷新控制器2的第一输入端相连，刷新控制器2的第二输入端接外部片选信号CS_N，刷新控制器2的第三输入端接外部地址信号；所述刷新地址计数器1包括至少3个地址寄存器，其输入使能端EN和输入清零端均接刷新控制器2的输出端，其输出端均与第二表决器的输入端相连，第二表决器的输出端分别与非门电路7、第二计数器6、片选信号发生器的输入端相连；所述SRAM存储阵列4包括至少3个存储器，其WEN端均与非门电路7的输出端相连，其CSN端均与片选信号发生器的输出端相连，其A端均与第二表决器的输出端相连，其输出端Q端与第三表决器的输入端相连，第三表决器的输出端与各个存储器的D端相连。所述定时寄存器、地址寄存器、存储器的个数一致，均为9个；所述第一、二、三表决器均为冗余表决器，三者的作用相同，均采用少数服从多数的机制。所述非门电路的作用是将地址寄存器的D0位由0到1切换转变成对SRAM存储阵列先读后写控制的由1到0切换。

如图3所示，所述刷新控制器2采用组合逻辑电路，CS_N信号为低有效的片选使能信号，CS_N为低时，表示用户要对存储器进行读写操作，系统要停止对某个存储器的刷新；地址信号可以识别是否对当前的存储器进行读写。在CS_N信号为高，地址信号没有选中当前存储器的条件下，自刷新电路才能对各自的存储器进行刷新操作。计数标志为刷新定时计数器3给出的信号，在刷新定时计数器3计满一个周期时，给出一个触发信号，指示刷新周期开始，系统要对当前存储器的数据进刷新。刷新控制器2产生的输出信号为EN和末位清零信号，其中，EN信号用于使能地址计数器工作，进而产生刷新时的地址和刷新读写使能信号。若自刷新电路在刷新的过程中，用户开始对当前存储器的存储数据进行读写，则刷新操作要中断，此时EN将无效，同时产生末位清零信号，末位清零信号将使刷新地址寄存器的最后一位复位成0，使刷新的状态回到读的状态，同时刷新的地址保持不变，在用户停止对当前存储器的读写操作时，EN信号重新有效，而刷新地址计数器1将从刷新停止时的地址开始重新计数，完成一个周期的刷新。

如图4所示，所述地址寄存器的高14位，即D14至D1位为刷新地址位，所述地址寄存器的最后一位即D0为读写控制位。

如图6所示，本方法包括：（1）判断用户是否对SRAM存储阵列4进行读写，若判断结果为是，则进入步骤二，否则，进入步骤三；（2）判断用户是否对当前SRAM存储阵列4进行读写，若判断结果为是，则停止对当前SRAM存储阵列4的刷新，否则，进入步骤三；（3）读取SRAM存储阵列4中的数据进行表决纠错，回写到SRAM存储阵列4中，刷新地址加1，对下一个地址单元的数据进行刷新；（4）在停止对当前SRAM存储阵列4的刷新后，判断用户对当前SRAM存储阵列4的读写是否结束，若没有结束，维持刷新停止状态，否则，返回步骤三。

如图5所示，在时钟频率为100MHz的条件下，对16K地址空间进行一次刷新操作需要的时间为2×10×16K ns=0.32768ms，刷新时间与刷新周期的关系可以用图5进行说明。由图5可知，刷新时间占到刷新周期的1/8，剩余7/8时间为刷新的空闲时间，刷新地址计数器1处于非工作状态，对SRAM存储阵列的读和回写停止，定时计数器持续更新，这样自刷新电路将具有较小的动态功耗。同时由于刷新时间占整个刷新周期的比例很小，用户读写操作占用刷新时间的可能性很小，这样既保证了用户读写的高性能要求，又保证了刷新的执行效率。刷新地址计数器1中的地址寄存器每隔2.62144ms更新一次，与存储器的更新频率一致；定时计数器3中的定时寄存器持续计数，因此每个时钟节拍都更新一次，避免了错误翻转的累积。

以下结合图1至6对本发明作进一步的描述。

本发明以16K×16bit的抗辐射SRAM的刷新电路为例，本实施例以9模冗余的方式实现数据纠错。当用户没有对SRAM存储阵列4进行读写，或读写的地址不在当前SRAM存储阵列4中时，则自刷新电路在定时计数器3的控制下，由刷新控制器2发出刷新命令，根据刷新地址计数器1产生的地址，从9个存储器的同一地址单元中读取数据，9组数据经过9模第三表决器纠错，产生一组数据回写到9个存储器的同一地址单元中，这样便完成了对SRAM一个地址单元的刷新操作。刷新地址计数器1不断的累加产生连续的刷新地址，自刷新电路便连续的对SRAM中的每个地址单元进行刷新，直到遍历完所有的SRAM地址单元，或用户对当前SRAM存储阵列4进行读写时，停止对存储器的刷新。

本发明的刷新操作是自刷新的，外部不提供任何地址信息，因此需要刷新电路自己产生地址。地址的产生可以借助地址寄存器实现。地址寄存器在时钟信号的驱动下不断的递增，完成一个地址空间的刷新需要进行以下步骤：读取、纠错和回写。读取和纠错可在一个时钟周期内完成，编码回写也可在一个时钟周期内完成。相比常规的读操作和写操作，刷新操作要多一个时钟周期，刷新地址寄存器位宽的计算主要是依据以下两点：

第一点，自刷新电路负责对每个SRAM存储阵列4中的9个存储器进行独立的刷新操作，9个存储器公用一个地址信号，因此地址寄存器只需要提供一个存储器的地址就可以遍历9个存储器。一个存储器的地址深度为16K，因此刷新地址寄存器需要有14bit的宽度来遍历16K的地址空间。

第二点，刷新操作分为读和写两个操作，读和写需要在两个时钟周期分别执行，两个时钟周期要使用同一个地址信号，为此在14位地址寄存器的基础上，末位增加一位，末位地址寄存器的输出将接到9个存储器的WEN端口，作为读写操作的控制信号，而地址寄存器的高14位将在读写2个时钟周期内保持不变。

刷新地址寄存器可以用图4说明。自刷新电路启动时，地址寄存器从全零状态开始计数，末位将从0开始，不断的在0和1之间切换。由于存储器在WEN信号为高时进行读，为低时进行写，因此刷新地址寄存器的末位在接入WEN端口之前要进行反向操作。

片选信号发生器用于对所有9个存储器进行刷新操作时要给出9个存储器的片选信号CSN。在刷新地址计数器1开始工作时将给出信号使CSN变低。刷新地址计数器1计数完毕时，将使CSN信号变高，对9个存储器的刷新结束。

刷新定时计数器3用于控制刷新的频率，刷新频率应根据存储器的预期翻转率进行设置，假设自刷新电路每秒需要对存储器进行71次刷新操作，即每隔14ms对存储器进行刷新操作，在100M主时钟的驱动下，定时寄存器的位数应设置为20位。这样定时寄存器从全0状态递增到全1状态用220×10ns=10.48576ms，小于要求的14ms，可以保证存储器有足够的刷新余量。为了能够在时钟频率较低的条件下满足刷新频率的要求，考虑增大刷新频率的余量，将定时寄存器的位数降低为18位，这样从全0状态递增到全1状态需要262144个时钟周期。在时钟频率为100MHz的情况下，刷新间隔为2.62144ms；在时钟频率低至20MHz的情况下，仍然具有13ms的刷新间隔，满足刷新频率的要求。

如图2所示，为了使自刷新电路能够在辐射环境下可靠的工作，需要对刷新地址计数器1和定时计数器3进行加固。刷新地址在读周期和写周期中保持不变，如果刷新地址受到单粒子效应的影响发生翻转，使得读地址和写地址不一致，将使读取数据写入错误的地址单元中，造成严重的错误，因此对刷新地址计数器1的加固势在必行；定时计数器3控制刷新的频率，若用于定时的定时寄存器发生翻转将导致刷新的时序紊乱，因此对定时计数器3的加固也势在必行。

刷新地址计数器1和定时计数器3都是由寄存器累加实现的，具有相同的结构，因此对其加固的方式也相同。对地址寄存器和定时寄存器的加固，除了考虑冗余机制外，还要考虑寄存器的更新。如果寄存器得不到更新，将导致错误翻转的累积，最终使得错误的位数过多，冗余表决器将不能对其进行纠错。

刷新地址计数器1和定时计数器3应采用图2所示的结构实现：通过第一表决器和第二表决器对寄存器进行9模冗余，9个寄存器的数据按位进行表决后进行加1操作，加1的结果在时钟的触发下，回写到9个寄存器，9个寄存器的时钟之间有固定的延迟，这样既对9个寄存器实现了冗余保护，又实现了寄存器的更新。第一表决器和第二表决器的作用是通过少数服从多数的机制，将9个寄存器中多数的正确的位数选出，淘汰9个寄存器中少数的错误的位数。

综上所述，本发明具有自主刷新能力、高可利用率和抗辐射能力，能够自主的对SRAM存储阵列4进行刷新，消除单粒子效应造成的错误累积；在用户对SRAM进行读写操作时，停止刷新操作，保障用户的正常读写，提高SRAM的可利用率。

Claims (8)

1.一种高可利用率抗辐射的SRAM自刷新电路，其特征在于：包括定时计数器、刷新控制器和刷新地址计数器，定时计数器的输出端与刷新控制器的输入端相连，外接外部信号的刷新控制器的输出端与刷新地址计数器的输入端相连，刷新地址计数器的输出端与SRAM存储阵列的A、CSN、WEN端相连，SRAM存储阵列的输出端Q端通过第三表决器与SRAM存储阵列的D端相连。

2.根据权利要求1所述的一种高可利用率抗辐射的SRAM自刷新电路，其特征在于：所述定时计数器包括至少3个定时寄存器，其输出端均与第一表决器的输入端相连，第一表决器的输出端分别与第一计数器、刷新控制器的第一输入端相连，刷新控制器的第二输入端接外部片选信号CS_N，刷新控制器的第三输入端接外部地址信号；所述刷新地址计数器包括至少3个地址寄存器，其输入使能端EN和输入清零端均接刷新控制器的输出端，其输出端均与第二表决器的输入端相连，第二表决器的输出端分别与非门电路、第二计数器、片选信号发生器的输入端相连；所述SRAM存储阵列包括至少3个存储器，其WEN端均与非门电路的输出端相连，其CSN端均与片选信号发生器的输出端相连，其A端均与第二表决器的输出端相连，其输出端Q端与第三表决器的输入端相连，第三表决器的输出端与各个存储器的D端相连。

3. 根据权利要求1所述的一种高可利用率抗辐射的SRAM自刷新电路，其特征在于：所述刷新控制器采用组合逻辑电路。

4.根据权利要求2所述的一种高可利用率抗辐射的SRAM自刷新电路，其特征在于：所述定时寄存器、地址寄存器、存储器的个数一致，均为9个；所述第一、二、三表决器均为冗余表决器。

5.根据权利要求2所述的一种高可利用率抗辐射的SRAM自刷新电路，其特征在于：所述地址寄存器的高14位，即D14至D1位为刷新地址位，所述地址寄存器的最后一位即D0为读写控制位。

6.根据权利要求1至5中任一项所述的一种高可利用率抗辐射的SRAM自刷新电路的刷新方法，其特征在于该方法包括下列顺序的步骤：

（1）判断用户是否对SRAM存储阵列进行读写，若判断结果为是，则进入步骤二，否则，进入步骤三；

（2）判断用户是否对当前SRAM存储阵列进行读写，若判断结果为是，则停止对当前SRAM存储阵列的刷新，否则，进入步骤三；

（3）读取SRAM存储阵列中的数据进行表决纠错，回写到SRAM存储阵列中，刷新地址加1，对下一个地址单元的数据进行刷新；

（4）在停止对当前SRAM存储阵列的刷新后，判断用户对当前SRAM存储阵列的读写是否结束，若没有结束，维持刷新停止状态，否则，返回步骤三。

7.根据权利要求6所述的一种高可利用率抗辐射的SRAM自刷新电路的刷新方法，其特征在于：刷新时间占到刷新周期的1/8，剩余7/8时间为刷新的空闲时间，刷新地址计数器处于非工作状态，对SRAM存储阵列的读和回写停止，定时计数器持续更新。

8.根据权利要求6所述的一种高可利用率抗辐射的SRAM自刷新电路的刷新方法，其特征在于：刷新地址计数器中的地址寄存器每隔2.62144ms更新一次，与存储器的更新频率一致；定时计数器中的定时寄存器持续计数。