CN104573164B - 小步长系统等值历史电流源信息更新的硬件实现方法 - Google Patents

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Abstract

本发明涉及一种在电力系统电磁暂态仿真中用于实现等值历史电流源更新的硬件实现方法，使用FIFO结构存储各功能模块更新得到的等值历史电流源值，从FIFO结构中读取等值历史电流源值，输入到双精度浮点运算加法器进行运算，利用FPGA自带的Truel duel RAM存储累加之后对应不同网络节点的等值历史电流源值，根据加法器输出的结果，查找对应该输出结果网络节点RAM的空满情况进行操作，直到FIFO中所有的电流源值输出完毕，所有的电流源完成累加，存入对应网络节点的RAM中。本发明采用FIFO结构，利用多个周期完成电流源值的累加，做到延迟的最小化，采用双精度浮点数运算，提高了计算精度。

Description

小步长系统等值历史电流源信息更新的硬件实现方法
技术领域
本发明涉及一种在电力系统电磁暂态仿真中用于实现等值历史电流源更新的硬件实现方法，尤其是在小步长仿真系统中利用FPGA进行实时数字仿真中使用的等值历史电流源更新的硬件实现方法。
背景技术
电力系统中，为验证新的电力自动化设备的功能和性能，在这些设备投入实际系统运行前都需要进行相当的测试。电力系统实时数字仿真系统可以实时模拟电力系统各种运行工况，具有体积小、功耗低、通用性好、可重复性强、价格较动态模拟和数模混合式仿真装置低廉等优点，因而在电力自动化设备的测试中获得了广泛的应用。
小步长仿真系统是一个完整的电磁暂态仿真系统的重要组成部分。由于仿真步长变小，系统的仿真负担大大增加，从而需要使用FPGA硬件加速平台用以实现小步长仿真系统的实时的双精度浮点运算。
在FPGA上运行的小步长实时仿真系统是电磁暂态仿真系统的重要组成部分，其核心是求解一个线性方程组。电磁暂态仿真系统所对应的电路网络中，部分节点与地之间有内阻为零的理想电压源，从而使得这些独立节点的自导纳为无穷大数值。由此可以把网络节点电压BUS_U分为未知电压UMAXN和已知电压UNBUS-MAXN两部分，通过将网络电导矩阵按分块运算可以帮助改善运算复杂度。其中一部分是G2矩阵与已知电压源向量乘法，另一部分是通过GAC矩阵与等值历史电流源向量法求解未知节点电压。其中GAC矩阵及其逆矩阵已知，节点电压为待求量，为此，需要在每一个时步开始阶段均更新等值历史电流源。
小步长模型元件区就是仿真平台中的物理元件描述部分，存储仿真中的元件模型的相关变量和结果，并完成一些简单的元件变量更新。简单来说，就是根据外部UD相应输入、元件区内部的模型特征方程和计算得的节点电压，计算得出下一个时步等值历史电流源值。
小步长仿真系统中对应于多个未知网络节点的情况，模型元件区每个时步需要跟新多个个浮点数电流源值。模型元件区各个功能模块对于等值历史电流源值的更新操作均可以总结为I0_Update＝I0_Initial+I0_delta的形式，其中I0_Update为当前时步结束时的电流源终值，I0_Initial为当前时步开始时的电流源初值，I0_delta为当前时步更新的电流值变化量。
通常使用的模型元件区计算等值历史电流源的方法是将双精度浮点的电流变化量值转换成定点的电流值，然后将不同功能模块的电流值在一个周期内按照网络节点进行累加，再将累加得到的结果转换成双精度的浮点数，得到最终更新的等值历史电流源值。这种硬件实现方法的缺点是延迟大，并且由于需要在几个周期内完成定点电流值的累加，系统的时钟频率不高。
发明内容
针对上述现有技术，本发明解决的技术问题是，提出一种利用双精度浮点加法器实现等值历史电流源信息更新方法，有效的解决电力系统的小步长仿真系统，硬件实现等值历史电流源信息更新时的延迟大的问题。
为解决上述问题，本发明提供的小步长系统等值历史电流源信息更新的硬件实现方法，其方法包括步骤：
步骤1，使用FIFO结构存储各功能模块更新得到的等值历史电流源，FIFO的深度依据功能模块计算得到的等值历史电流源数确定；
步骤2，从FIFO结构中读取等值历史电流源值，输入到双精度浮点运算加法器进行运算；
步骤3，利用FPGA自带的Truel duel RAM存储累加之后对应不同网络节点的等值历史电流源值；
步骤4，当加法器输出结果对应网络节点的RAM处于空状态，则将加法器输出结果存入RAM，RAM中该网络节点对应状态改为非空，当加法器输出结果对应网络节点的RAM处于非空状态，从RAM中读出该网络节点对应的电流值，与加法器输出的电流值一起返回加法器两端进行累加，RAM中该节点对应状态改为空，当前周期FIFO不输出数据。
步骤5，重复步骤3-4，直到FIFO中所有的电流源值输出完毕，所有的电流源完成累加，存入对应网络节点的RAM中。
由于将功能模块计算得到的等值历史电流源更新值输入对应的FIFO结构进行计算，采用双精度加法器进行计算，提高了计算精度，并在保证整体结构时钟频率的基础上，降低了电流源值累加计算的延迟，采用双精度加法器与RAM对应节点的状态来控制FIFO的输出，提高了相同节点电流累加的效率，从而减少了更新的延迟，同时，由于拥有对多个未知网络节点的深度和用于标识RAM存储状态的寄存器组，即RAM存储数据的部分和标识RAM状态的部分分开处理，提高了这一结构的效率，同时也节省了硬件方面的开销。
双精度浮点运算加法器可利用FPGA自带的IP生成。
附图说明
图1为等值历史电流源更新硬件结构；
图2为等值历史电流源更新流程图；
具体实施方式
下面结合附图对本发明的具体实施方式作进一步详细说明。本发明提供了一种小步长系统等值历史电流源信息更新的硬件实现方法，等值历史电流源更新硬件结构如图1所示，等值历史电流源更新流程如图2所示，其方法包括步骤：
步骤1，使用FIFO结构存储各功能模块更新得到的等值历史电流源值，FIFO的深度依据功能模块计算得到的等值电流源数确定。
步骤2，从FIFO结构中读取等值历史电流源值，输入到双精度浮点运算加法器进行运算；双精度加法器不局限于利用FPGA自带的IP生成，也可利用FPGA硬件LUT逻辑设计，均在本发明的保护范围内。
步骤3，利用FPGA自带的Truel duel RAM存储累加之后对应不同网络节点的等值历史电流源值。
步骤4，当加法器输出结果对应网络节点的RAM处于空状态，则将加法器输出结果存入RAM，RAM中该网络节点对应状态改为非空，当加法器输出结果对应网络节点的RAM处于非空状态，从RAM中读出该网络节点对应的电流值，与加法器输出的电流值一起返回加法器两端进行累加，RAM中该节点对应状态改为空，当前周期FIFO不输出数据。
步骤5，重复步骤3-4，直到FIFO中所有的电流源值输出完毕，所有的电流源完成累加，存入对应网络节点的RAM中。

Claims (2)

1.一种小步长系统等值历史电流源信息更新的硬件实现方法，其方法包括步骤：
步骤1，使用FIFO结构存储各功能模块更新得到的等值历史电流源值，FIFO的深度依据功能模块计算得到的等值历史电流源数确定；
步骤2，从FIFO结构中读取等值历史电流源值，输入到双精度浮点运算加法器进行运算；
步骤3，利用FPGA自带的Truel duel RAM存储累加之后对应不同网络节点的等值历史电流源值；
步骤4，当加法器输出结果对应网络节点的RAM处于空状态，则将加法器输出结果存入RAM，RAM中该网络节点对应状态改为非空，当加法器输出结果对应网络节点的RAM处于非空状态，从RAM中读出该网络节点对应的电流值，与加法器输出的电流值一起返回加法器两端进行累加，RAM中该节点对应状态改为空，当前周期FIFO不输出数据；
步骤5，重复步骤3-4，直到FIFO中所有的电流源值输出完毕，所有的电流源完成累加，存入对应网络节点的RAM中。
2.根据权利要求1所述的小步长系统等值历史电流源信息更新的硬件实现方法，其特征在于所述的步骤2中，双精度加法器利用FPGA自带的IP生成。
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