CN104539281B - 一种具有程控功能的双口ram读写通道切换分配模块 - Google Patents
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Abstract
一种具有程控功能的双口RAM读写通道切换分配模块，它包括一对多的双口RAM地址/控制/数据信号分配器、一通道选通控制地址缓冲子单元、一双口RAM地址/控制信号接收缓冲子模块、一双口RAM地址/控制信号发送缓冲子模块、一双口RAM数据信号双向缓冲子模块A、一双口RAM数据信号双向缓冲子模块B、一指示电路子模块、一时钟电路和一电源供电子单元；本发明能够实现一双口RAM通信卡的一个通道分时复用，进而实现与多于一套被测产品的双口RAM存储器的串行通信功能，减少测试多于一套被测产品的测试计算机系统中的双口RAM通信卡的数量，节约了硬件成本，而且性价比高，便于集成使用。
Description
技术领域
本发明涉及一种具有程控功能的双口RAM读写通道切换分配模块，针对多于1套(例如：5套)被测产品的多个双口RAM读写通道，实现程序控制一对多(例如：1对5)切换分配控制功能，使得测控计算机系统中的单个双口RAM读写通道可以实现与多个被测产品的双口RAM读写通道分时复用。
本切换分配模块可以有效提高对多套产品的双口RAM读写通道的测试效率，大幅降低测试系统或设备的成本，节约资源、节省空间。本发明属于计算机通信，计算机辅助测试及自动测试领域。
背景技术
在现代智能导航制导控制系统中,随着信息量的增加和实时性要求的提高,经常需要对信息或数据的高速采集和处理,这就要求在设计控制系统时充分关注它的信息处理能力,否则极易造成数据处理中的“瓶颈”现象,从而达不到设计要求。基于多CPU并行处理的嵌入式系统,不仅可以增强系统的控制能力和信息处理能力,提高系统的自动化和智能化水平,而且可以适应各种控制领域复杂的现场环境。在嵌入式多CPU系统中,数据通信问题成为制约其性能提高的主要因素,利用双口RAM的高速数据通信和共享能力可以有效解决这一问题。
双口RAM不仅是一种高性能的静态存储器,还是一种性能卓越的高速通信器件。它可以在两侧端口之间实现多CPU高速并行通信。这是双口RAM芯片的另一个主要应用特色。双口RAM是在1个SRAM存储器上具有两套完全独立的数据线、地址线和读写控制线，并允许两个独立的系统同时对其进行随机性访问的存储器，即共享式多端口存储器。双口RAM最大的特点是存储数据共享。1个存储器配备两套独立的地址、数据和控制线，允许两个独立的CPU或控制器同时异步地访问同一个存储单元。因为数据共享，则必须具有访问仲裁控制。内部仲裁逻辑控制提供以下功能：对同一地址单元访问的时序控制；存储单元数据块的访问权限分配；信令交换逻辑(例如中断信号)等。为了满足高速数据实时传输要求，导引头常采用双口RAM实现高速通信。
在导引头地面测试与仿真中，双口RAM通信至关重要。为了提高测试和仿真效率，尤其是在导引头相关部件的高低温测试过程中，希望充分利用高低温箱的体积，将多套产品放入高低温箱批量进行测试，以求大幅压缩测试时间。此时，就需要测试计算机能与多套产品进行双口RAM通信。如果采用在测试计算机系统中配置多块双口RAM通信卡的方法，既浪费了大量软硬件资源，同时受限于测试计算机系统的扩展能力，增加的双口RAM通信卡数量非常有限，也不能满足大量(例如：≥5套)被测产品的双口RAM通信需求。目前，还没有一种能够实现多路双口RAM通信通道多选一切换分配功能的模块。
本发明涉及的一种具有程控功能的双口RAM读写通信切换分配模块，可以实现针对多个双口RAM读写通道的一对多(例如：1对5)切换分配控制功能，使得测试计算机系统中的双口RAM读写的单个通道可以与多个被测产品(如：导引头)的双口RAM通道实现接口并完成通信。
发明内容
本发明的目的在于提供一种具有程控功能的双口RAM读写通道切换分配模块，使得测试计算机系统中的一个双口RAM读写通道，可以在程序控制下通过双口RAM读写通道切换分配模块实现分时与多于1个被测产品的双口RAM读写通道进行通信，实现对多路(例如：5路)双口RAM读写通道的多选一切换分配控制功能。
一种具有程控功能的双口RAM读写通道切换分配模块包括：一对多的双口RAM地址/控制/数据信号分配器、一通道选通控制地址缓冲子单元、一双口RAM地址/控制信号接收缓冲子模块、一双口RAM地址/控制信号发送缓冲子模块、一双口RAM数据信号双向缓冲子模块A、一双口RAM数据信号双向缓冲子模块B、一指示电路子模块、一时钟电路和一电源供电子单元。它们之间的位置连接关系及信号走向是：
一对多的双口RAM地址/控制/数据信号分配器其选通控制地址来源于通道选通控制地址缓冲子单元的输出，其源端双口RAM地址/控制信号来源于双口RAM地址/控制信号接收缓冲子模块的输出，其源端数据信号连接至双口RAM数据信号双向缓冲子模块A的一侧；其每个目的端的双口RAM地址/控制信号输出至双口RAM地址/控制信号发送缓冲子模块，而后再输出至每个被测产品的双口RAM地址/控制信号；其每个目的端的双口RAM数据信号连接至双口RAM数据信号双向缓冲子模块B，而后再连接至每个被测产品的双口RAM数据信号。
双口RAM数据信号双向缓冲子模块A的另一侧连接至外部测试计算机系统中的一个双口RAM读写通道中的数据信号。双口RAM地址/控制信号接收缓冲子模块的输入来源于外部测试计算机系统中的一个双口RAM读写通道中的地址/控制信号。通道选通控制地址缓冲子单元的的输入来源于外部通道选通控制地址。
地址/控制信号为单向传送，地址/控制信号的流向：当外部测试计算机系统中的一个双口RAM读写通道发起读或写操作时，外部通道选通控制地址进入通道选通控制地址缓冲子单元，而后进入一对多的双口RAM地址/控制/数据信号分配器，分配器对该外部通道选通控制地址进行译码后可以确定是对哪一个被测产品的双口RAM通道进行读或写操作。
地址/控制信号首先传送至双口RAM地址/控制信号接收缓冲子模块，而后进入一对多的双口RAM地址/控制/数据信号分配器，由其选择某一个通道，发送给双口RAM地址/控制信号发送缓冲子模块，最后将地址/控制信号传送到某一个被测产品。数据信号的流向是双向的。当外部测试计算机系统中的一个双口RAM读写通道发起写操作时，数据信号首先进入双口RAM数据信号双向缓冲子模块A，而后进入某一对多的双口RAM地址/控制/数据信号分配器，由其选择一个通道，发送给双口RAM数据信号双向缓冲子模块B，最后将数据信号传送到某一个被测产品。
当外部测试计算机系统中的一个双口RAM读写通道发起读操作时，某一个被测产品的双口RAM数据首先传送到双口RAM数据信号双向缓冲子模块B，而后进入一对多的双口RAM地址/控制/数据信号分配器，由其选择某一个通道，发送给双口RAM数据信号双向缓冲子模块A，最后将数据信号传送到外部测试计算机系统中的一个双口RAM读写通道。
所述一对多的双口RAM地址/控制/数据信号分配器(简称：分配器)，该分配器包括1个源端，和m个目的端(m≥1)以及选通控制地址(位数为n)。选通控制地址位数量应与目的端的数量m的关系为：2n≥m；其源端包括了一个双口RAM读写通道所必须的地址信号、控制信号和数据信号，以及方向控制信号DIRA、使能输出信号OEA。每个目的端也包括了一个双口RAM读写通道所必须的地址信号、控制信号和数据信号，以及方向控制信号DIRBi、使能输出信号OEBi。
所述通道选通控制地址缓冲子单元，接收外部输入的通道选通控制地址，或通过手动拨码开关来设定通道选通控制地址，缓冲变换为与分配器引脚兼容的电平信号，并输入至分配器的选通控制地址。
所述双口RAM地址/控制信号接收缓冲子模块，接收外部输入的双口RAM地址及控制信号，缓冲变换为与分配器引脚兼容的电平信号，并对应输入至分配器中的源端，不改变地址/控制信号之间的时序逻辑。
所述双口RAM地址/控制信号发送缓冲子模块，其接收分配器的每个目的端的地址/控制输出信号，进行缓冲提高驱动能力后输出至模块外部，不改变地址/控制信号之间的时序逻辑。
所述双口RAM数据信号双向缓冲子模块A，其根据来自分配器的方向控制信号DIRA、使能输出信号OEA，接收一个来自外部的双口RAM输入数据信号，并缓冲输入至源端(即AA方向)，或者接收分配器中的源端的双口RAM数据信号缓冲驱动后转发至外部的双口RAM数据接口(即AB方向)。
所述双口RAM数据信号双向缓冲子模块B，其根据来自分配器的方向控制信号DIRBi、使能输出信号OEBi，接收一个来自外部的被测产品输入的双口RAM数据信号，并缓冲输入至目的端i的数据信号(即BA方向)，或者接收分配器中的目的端i的数据信号缓冲驱动后转发至外部被测产品的双口RAM数据接口(即BB方向)。
所述指示电路子模块，用于指示通道选通控制地址来自外部输入还是拨码开关，以及指示选通了分配器的哪一个目的端。
所述时钟电路，产生时钟信号，并输入至分配器。
所述电源供电子单元，用于给整个模块提供必要的直流供电。
其中，所述的一对多的双口RAM地址/控制/数据信号分配器采用FPGA利用硬件编程语言(如：Verilog或VHDL)来实现。
其中，所述的一对多的双口RAM地址/控制/数据信号分配器中，其一个双口RAM读写通道所必需的地址信号至少为8位位宽，控制信号至少为3位位宽，数据信号至少为8位位宽。
其中，所述的一对多的双口RAM地址/控制/数据信号分配器中，其根据选通控制地址将源端中的地址信号与选通的某个目的端中的地址信号相连接，其它未选通的目的端中的地址信号为高阻态。
其中，所述的一对多的双口RAM地址/控制/数据信号分配器中，其根据选通控制地址将源端中的控制信号与选通的某个目的端中的控制信号相连接，其它未选通的目的端中的控制信号为高阻态。
其中，所述的一对多的双口RAM地址/控制/数据信号分配器中，其根据选通控制地址将源端中的数据信号与选通的某个目的端中的数据信号相连接，其它未选通的目的端中的数据信号为高阻态。
其中，所述的一对多的双口RAM地址/控制/数据信号分配器中，其只根据选通控制地址对源端中的地址信号、控制信号和数据信号进行切换分配控制，而不进行译码、解码操作。
其中，一个双口RAM读写通道所必需的地址信号至少包括8位，分别为A0～A7，控制信号至少包括双口RAM输出使能信号OE、双口RAM片选信号CE和双口RAM读写控制信号RW，数据信号至少包括8位，分别为D0～D7。
其中，方向控制信号DIRA、使能输出信号OEA根据源端的双口RAM读写控制信号RW和双口RAM片选信号CE来进行控制，当CE、RW为读有效时，DIRA应使双口RAM数据信号双向缓冲子模块A的数据方向为AB方向，同时OEA有效；当CE、RW为写有效时，DIRA应使双口RAM数据信号双向缓冲子模块A的数据方向为AA方向，同时OEA有效；当CE无效时，OEA无效。
其中，方向控制信号DIRBi、使能输出信号OEBi根据源端的双口RAM读写控制信号RW和双口RAM片选信号CE来进行控制，当CE、RW为读有效时DIRBi应使双口RAM数据信号双向缓冲子模块B的数据方向为BA方向，同时OEBi有效；当CE、RW为写有效时，DIRA应使双口RAM数据信号双向缓冲子模块A的数据方向为BB方向，同时OEBi有效；当CE无效时，OEBi无效。
本发明一种具有程控功能的双口RAM读写通道切换分配模块，其优点及功效在于：可以对多于一个双口RAM读写通道实现程控或手动一对多切换分配控制功能，因此就能够实现测试计算机系统中一个双口RAM读写通道的分时复用，进而能够实现与多于一套被测产品的双口RAM读写通道进行接口通信。从而可以大幅度减少测试多于一套被测产品的测试计算机系统中的双口RAM读写通道的数量，节约了硬件成本，节省了测试计算机系统的总线扩展槽(如：PCI总线扩展槽或CPCI总线扩展槽)，而且性价比高，便于集成使用。
附图说明
图1所示本发明一种具有程控功能的双口RAM读写通道切换分配模块的原理结构框图；
图2所示本发明一种具有程控功能的双口RAM读写通道切换分配模块的PCB布局设计简图；
图3所示为图3中双口RAM地址/控制信号接收缓冲子模块设计图；
图4所示为图3中双口RAM地址/控制信号发送缓冲子模块设计图；
图5所示为图3中双口RAM数据信号双向缓冲子模块A设计图；
图6所示为图3中双口RAM数据信号双向缓冲子模块B设计图。
图中具体标号如下：
201一对多的双口RAM地址/控制/数据信号分配器
202通道选通控制地址缓冲子单元
203双口RAM地址/控制信号接收缓冲子模块
204双口RAM数据信号双向缓冲子模块A
205电源供电子单元 206时钟电路
207双口RAM地址/控制信号发送缓冲子模块
208双口RAM数据信号双向缓冲子模块B
209指示电路子模块
具体实施方式
本发明是针对多个被测产品的双口RAM信号交换，可以在程序控制下通过双口RAM读写通道切换分配模块实现分时与多于1个被测产品的双口RAM读写通道进行通信，实现对多路双口RAM读写通道的多选一切换分配控制功能。在具体实施方式中以5选1切换分配控制为例。图1所示为本发明一种具有程控功能的双口RAM读写通道切换分配模块的原理结构框图。
本发明硬件包括：一控制电路板、若干电子元器件、一DB62信号连接插座、五个VHDCI50连接器插座、一标准6U Eurocard板卡前面板，两个前面板助拔器。
所述控制电路板采用标准Eurocard机械结构，6U外型，板卡尺寸为233.35mm×160mm，厚度1.8mm。
所述控制电路板采用标准FR-4材料制板，4层PCB设计，第一层(L1)为信号层1，第二层(L2)为地层，第三层(L3)为电源层，第四层(L4)为信号层2，各板层厚度如下表1所示。
表1各层板厚度
| 层号 | 类型 | 厚度(mils) |
| L1 | 0.60 | |
| 半固化片 | 4.00 | |
| L2 | 1.20 | |
| 芯板 | 53.4 | |
| L3 | 1.20 | |
| 半固化片 | 4.00 | |
| L4 | 0.60 |
所述若干电子元器件全部焊接于所述控制电路板上，按照功能分为9个单元：一对多的双口RAM地址/控制/数据信号分配器(简称：分配器)201、通道选通控制地址缓冲子单元202、双口RAM地址/控制信号发送缓冲子模块207、双口RAM地址/控制信号接收缓冲子模块203、双口RAM数据信号双向缓冲子模块A 204、双口RAM数据信号双向缓冲子模块B 208、电源供电子单元205、时钟电路206、指示电路子模块209。参照附图2。
其中，一对多的双口RAM地址/控制/数据信号分配器201，采用FPGA实现，芯片选用Altera公司的Cyclone III系列的FPGA——EP3C40F484C8N。使用Verilog HDL编程开发，实现对双口RAM信号通道的选择，该分配器包括一个测试计算机双口RAM通道(源端)和五个外部双口RAM存储器通道(目的端)以及3位的选通控制地址；其中每个通道包括8位地址信号、3位控制信号、8位数据信号、1位方向控制信号和1位使能输出信号，而3位控制信号分别为：双口RAM输出使能信号、双口RAM片选信号、双口RAM读写控制信号。该分配器的测试计算机双口RAM通道(源端)与哪一个外部双口RAM存储器通道(目的端)对应选通由外部输入的地址编码进行控制，当外部双口RAM存储器通道的其中一个被选通时，测试计算机双口RAM通道与外部双口RAM存储器通道实现相连，而其他未导通的通道引脚被置为高阻态。
地址信号和控制信号的verilog实现如下，当通道被选通时，即通道模块的En_CH信号有效时，地址信号和控制信号将直接给到被选中的通道。其中，地址信号和控制信号为单向输出。
数据信号的verilog实现如下，当通道被选通时，即通道模块的En_CH信号有效时，通过对DIR_Ju1信号判断数据的流向，为高时读，即数据从目的端到源端，为低时写，即数据从源端到目的端。其中，数据信号为双向流动。
OE_245_Ju1 //双口RAM数据信号双向缓冲子模块A，DPRAM数据线使能，“低电平”使能
DIR_245_Ju1 //双口RAM数据信号双向缓冲子模块A，DPRAM数据线方向控制，“低电平”数据流向AB方向，“高电平”数据流向AA方向
OE_245_HX, //双口RAM数据信号双向缓冲子模块B，DPRAM数据线使能，“低电平”使能
DIR_245_HX, //双口RAM数据信号双向缓冲子模块B，DPRAM数据线方向控制，“低电平”数据流向BB方向，“高电平”数据流向BA方向
En_CH //通道选择使能，“高电平”有效
DIR_Ju1； //读写控制信号，“低电平”写，“高电平”读
Rd_RAM, //数据线读控制信号，“高电平”有效
Wr_RAM //数据线写控制信号，“高电平”有效
Data_DPRAM_Ju1 //源端数据信号
Data_DPRAM_HX //目的端数据信号
其中，通道选通控制/地址缓冲子单元202，接收外部输入的通道选通控制信号OE和DIR以及地址信号A0-A2，还可以接收手动拨码开关设定的地址信号M0-M2，缓冲后的信号输入至分配器。其中OE为使能控制信号，DIR为方向控制信号，具体功能如下表2所示。
表2 通道选通控制
地址信号A0-A2用来选择双口RAM传输的通道。其具体内容如下表3所示。
表3 通道选通地址
| A0 | A1 | A2 | 实现功能 |
| 0 | 0 | 0 | 复位 |
| 0 | 0 | 1 | 通道1 |
| 0 | 1 | 0 | 通道2 |
| 0 | 1 | 1 | 通道3 |
| 1 | 0 | 0 | 通道4 |
| 1 | 0 | 1 | 通道5 |
| 1 | 1 | 0 | 手动自动切换 |
| 1 | 1 | 1 | 复位 |
当手动控制进行地址选通时，利用M0-M2来实现控制。具体内容如下表4所示。
表4 手动通道选通地址
| M0 | M1 | M2 | 实现功能 |
| 0 | 0 | 1 | 通道1 |
| 0 | 1 | 0 | 通道2 |
| 0 | 1 | 1 | 通道3 |
| 1 | 0 | 0 | 通道4 |
| 1 | 0 | 1 | 通道5 |
通道选择的verilog模块：
A_Temp2接收来自外部给入的地址信号A0-A2，使用if语句进行判断实现对程序通道/手动切换通道的选择。
其中，双口RAM地址/控制信号接收子缓冲模块203，由一套数字量接收缓冲电路组成，负责将测试计算机系统发出的双口RAM地址/控制信号接收缓冲，并输入至分配器源端，同时不改变地址/控制信号之间的时序。缓冲芯片采用TI公司的74LCX541SJ。74LCX541SJ共有8个数据通道，选用SOP封装，供电为3.3V。其输入信号兼容5V TTL信号，而输出为LVTTL电平；其中缓冲芯片74LCX541SJ的使能端一直有效，即测试计算机系统发出的双口RAM地址/控制信号将不做判断，通过电平转换后直接进入FPGA芯片。如附图3所示。
其中，双口RAM地址/控制信号发送缓冲子模块207，由一套数字量发送缓冲电路组成，负责将分配器目的端中发出的双口RAM地址/控制信号缓冲，并发送至外部双口RAM存储器，并且不改变地址/控制信号之间的时序。缓冲芯片采用TI公司的SN74ABT541BPW。SN74ABT541BPW具有8个数据通道，选用TSSOP封装，供电为-0.5-7V。其输入信号兼容LVTTL信号，其输出信号为三态输出(3-STATE outputs)，且与供电电压相关，因此为了输出TTL电平，应选用5V供电，缓冲芯片SN74ABT541BPW的使能端一直有效，即从FPGA芯片发出的双口RAM地址/控制信号将不做判断，通过电平转换后直接发送给外部双口RAM存储器。如附图4所示。
其中，双口RAM数据信号双向缓冲子模块A 204，由一套数字量双向缓冲电路组成，负责双口RAM的数据收发，即既可以接收来自测试计算机系统的双口RAM数据信号，并缓冲发送至分配器源端，又能够把来自分配器源端的数据缓冲发送给测试计算机系统。双口RAM数据线双向缓冲芯片采用TI公司的SSOP封装芯片SN74LVC4245ADBR。SN74LVC4245ADBR内含8路双向总线缓冲通道，LVTTL一侧采用3.3V供电，5V TTL一侧采用5V供电。使能端(OE)和数据方向控制端(DIR)由分配器控制，OE为低电平时，SN74LVC4245ADBR有效，此时根据DIR的高低电平判断数据方向，当DIR为高电平时，数据方向为：测试计算机系统的双口RAM数据信号经过缓冲发送到分配器源端(即AA方向)；当DIR为低电平时，数据方向为：分配器源端双口RAM数据信号经过缓冲发送到测试计算机系统(即AB方向)；OE为高电平时，SN74LVC4245ADBR未被选通，相当于短路。如附图5所示。
其中，双口RAM数据信号双向缓冲子模块B 208，由一套数字量双向缓冲电路组成，负责双口RAM的数据收发，即既可以接收来自分配器目的端的双口RAM数据信号，并缓冲发送至被测产品的双口RAM存储器数据接口，又能够把被测产品的双口RAM数据缓冲发送给分配器目的端。双口RAM数据线双向缓冲芯片采用TI公司的SSOP封装芯片SN74LVC4245ADBR。SN74LVC4245ADBR内含8路双向总线缓冲通道，LVTTL一侧采用3.3V供电，5V TTL一侧采用5V供电。使能端(OE)和数据方向控制端(DIR)由分配器控制，OE为低电平时，SN74LVC4245ADBR有效，此时根据DIR的高低电平判断数据方向，当DIR为高电平时，数据方向为：分配器目的端的双口RAM数据缓冲发送至被测产品的双口RAM存储器(即BB方向)；而当DIR为低电平时，数据方向为：被测产品的双口RAM数据信号缓冲发送至分配器的目的端(即BA方向)；OE为高电平时，SN74LVC4245ADBR未被选中，相当于断路。如附图6所示。
其中，电源供电子单元205，选用LT1587CM-3.3及AMS1117-1.5把+5V电压分别转化为+3.3V与+1.5V电压用于给整个模块提供必要的直流供电。电平转换芯片+3.3V与+1.5V输入输出引脚均设计有去耦电容，各包括1个10uF滤波电容和1个0.1uF滤波电容。
其中，时钟电路206，用于产生时钟信号，并输入至FPGA芯片。选用OSC系列晶振，产生40MHz的频率。
其中，指示电路子模块209，用于指示通道选通控制地址来自外部输入还是拨码开关，以及指示分配器中目的端的哪一通道被选通。
所述的DB362信号连接插座，具有三排62个引脚，用于与测试计算机的双口RAM通信卡相连。
所述的五个VHDCI50连接器插座，具有双排50个弯针引脚，分别通过机柜背部的航插最终分别与对应的某一套专用适配器相互连，用于与产品相连。
所述6U Eurocard板卡前面板符合IEEE1101.1和IEEE1101.10标准，前面板带有EMC密封圈以降低电磁干扰。前面板通过2个连接螺钉固定在所述控制电路板边缘，靠近所述VHDCI50连接器插座一侧，同时通过两个前面板助拔器固定保证安装牢固性。
Claims (1)
1.一种具有程控功能的双口RAM读写通道切换分配模块，其特征在于：它包括：一对多的双口RAM地址/控制/数据信号分配器、一通道选通控制地址缓冲子单元、一双口RAM地址/控制信号接收缓冲子模块、一双口RAM地址/控制信号发送缓冲子模块、一双口RAM数据信号双向缓冲子模块A、一双口RAM数据信号双向缓冲子模块B、一指示电路子模块、一时钟电路和一电源供电子单元；
一对多的双口RAM地址/控制/数据信号分配器，其选通控制地址来源于通道选通控制地址缓冲子单元的输出，其源端双口RAM地址/控制信号来源于双口RAM地址/控制信号接收缓冲子模块的输出，其源端数据信号连接至双口RAM数据信号双向缓冲子模块A的一侧；其每个目的端的双口RAM地址/控制信号输出至双口RAM地址/控制信号发送缓冲子模块，而后再输出至每个被测产品的双口RAM地址/控制信号；其每个目的端的双口RAM数据信号连接至双口RAM数据信号双向缓冲子模块B，而后再连接至每个被测产品的双口RAM数据信号；双口RAM数据信号双向缓冲子模块A的另一侧连接至外部测试计算机系统中的一个双口RAM读写通道中的数据信号，双口RAM地址/控制信号接收缓冲子模块的输入来源于外部测试计算机系统中的一个双口RAM读写通道中的地址/控制信号，通道选通控制地址缓冲子单元的输入来源于外部通道选通控制地址；地址/控制信号为单向传送，地址/控制信号的流向是：当外部测试计算机系统中的一个双口RAM读写通道发起读或写操作时，外部通道选通控制地址进入通道选通控制地址缓冲子单元，而后进入一对多的双口RAM地址/控制/数据信号分配器，分配器对该外部通道选通控制地址进行译码后确定是对哪一个被测产品的双口RAM通道进行读或写操作；地址/控制信号首先传送至双口RAM地址/控制信号接收缓冲子模块，而后进入一对多的双口RAM地址/控制/数据信号分配器，由其选择一个通道，发送给双口RAM地址/控制信号发送缓冲子模块，最后将地址/控制信号传送到一个被测产品；数据信号的流向是双向的，当外部测试计算机系统中的一个双口RAM读写通道发起写操作时，数据信号首先进入双口RAM数据信号双向缓冲子模块A，而后进入一对多的双口RAM地址/控制/数据信号分配器，由其选择一个通道，发送给双口RAM数据信号双向缓冲子模块B，最后将数据信号传送到一个被测产品；当外部测试计算机系统中的一个双口RAM读写通道发起读操作时，一个被测产品的双口RAM数据首先传送到双口RAM数据信号双向缓冲子模块B，而后进入一对多的双口RAM地址/控制/数据信号分配器，由其选择一个通道，发送给双口RAM数据信号双向缓冲子模块A，最后将数据信号传送到外部测试计算机系统中的一个双口RAM读写通道；
所述一对多的双口RAM地址/控制/数据信号分配器，该分配器包括1个源端，和m个目的端，m≥1以及选通控制地址，位数为n；选通控制地址位数量应与目的端的数量m的关系为：2n≥m；其源端包括了一个双口RAM读写通道所必须的地址信号、控制信号和数据信号，以及方向控制信号DIRA、使能输出信号OEA；每个目的端也包括了一个双口RAM读写通道所必须的地址信号、控制信号和数据信号，以及方向控制信号DIRBi、使能输出信号OEBi；
所述通道选通控制地址缓冲子单元，接收外部输入的通道选通控制地址，或通过手动拨码开关来设定通道选通控制地址，缓冲变换为与分配器引脚兼容的电平信号，并输入至分配器的选通控制地址；
所述双口RAM地址/控制信号接收缓冲子模块，接收外部输入的双口RAM地址及控制信号，缓冲变换为与分配器引脚兼容的电平信号，并对应输入至分配器中的源端，不改变地址/控制信号之间的时序逻辑；
所述双口RAM地址/控制信号发送缓冲子模块，其接收分配器的每个目的端的地址/控制输出信号，进行缓冲提高驱动能力后输出至模块外部，不改变地址/控制信号之间的时序逻辑；
所述双口RAM数据信号双向缓冲子模块A，其根据来自分配器的方向控制信号DIRA、使能输出信号OEA，接收一个来自外部的双口RAM输入数据信号，并缓冲输入至源端即AA方向，或者接收分配器中的源端的双口RAM数据信号缓冲驱动后转发至外部的双口RAM数据接口即AB方向；
所述双口RAM数据信号双向缓冲子模块B，其根据来自分配器的方向控制信号DIRBi、使能输出信号OEBi，接收一个来自外部的被测产品输入的双口RAM数据信号，并缓冲输入至目的端i的数据信号即BA方向，或者接收分配器中的目的端i的数据信号缓冲驱动后转发至外部被测产品的双口RAM数据接口即BB方向；
所述指示电路子模块，用于指示通道选通控制地址来自外部输入还是拨码开关，以及指示选通了分配器的哪一个目的端；
所述时钟电路，产生时钟信号，并输入至分配器；
所述电源供电子单元，用于给整个模块提供必要的直流供电；
所述一对多的双口RAM地址/控制/数据信号分配器采用FPGA利用硬件编程语言Verilog或VHDL来实现；
所述一对多的双口RAM地址/控制/数据信号分配器中，其一个双口RAM读写通道所必需的地址信号至少为8位位宽，控制信号至少为3位位宽，数据信号至少为8位位宽；
所述一对多的双口RAM地址/控制/数据信号分配器中，其根据选通控制地址将源端中的地址信号与选通的目的端中的地址信号相连接，其它未选通的目的端中的地址信号为高阻态；
所述一对多的双口RAM地址/控制/数据信号分配器中，其根据选通控制地址将源端中的控制信号与选通的目的端中的控制信号相连接，其它未选通的目的端中的控制信号为高阻态；
所述一对多的双口RAM地址/控制/数据信号分配器中，其根据选通控制地址将源端中的数据信号与选通的目的端中的数据信号相连接，其它未选通的目的端中的数据信号为高阻态；
所述一对多的双口RAM地址/控制/数据信号分配器中，其只根据选通控制地址对源端中的地址信号、控制信号和数据信号进行切换分配控制，而不进行译码、解码操作；
一个双口RAM读写通道所必需的地址信号至少包括8位，分别为A0～A7，控制信号至少包括双口RAM输出使能信号OE、双口RAM片选信号CE和双口RAM读写控制信号RW，数据信号至少包括8位，分别为D0～D7；
方向控制信号DIRA、使能输出信号OEA根据源端的双口RAM读写控制信号RW和双口RAM片选信号CE来进行控制，当CE、RW为读有效时，DIRA应使双口RAM数据信号双向缓冲子模块A的数据方向为AB方向，同时OEA有效；当CE、RW为写有效时，DIRA应使双口RAM数据信号双向缓冲子模块A的数据方向为AA方向，同时OEA有效；当CE无效时，OEA无效；
其中，方向控制信号DIRBi、使能输出信号OEBi根据源端的双口RAM读写控制信号RW和双口RAM片选信号CE来进行控制，当CE、RW为读有效时DIRBi应使双口RAM数据信号双向缓冲子模块B的数据方向为BA方向，同时OEBi有效；当CE、RW为写有效时，DIRA应使双口RAM数据信号双向缓冲子模块A的数据方向为BB方向，同时OEBi有效；当CE无效时，OEBi无效。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410588357.6A CN104539281B (zh) | 2014-10-28 | 2014-10-28 | 一种具有程控功能的双口ram读写通道切换分配模块 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410588357.6A CN104539281B (zh) | 2014-10-28 | 2014-10-28 | 一种具有程控功能的双口ram读写通道切换分配模块 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104539281A CN104539281A (zh) | 2015-04-22 |
| CN104539281B true CN104539281B (zh) | 2018-05-11 |
Family
ID=52854768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410588357.6A Expired - Fee Related CN104539281B (zh) | 2014-10-28 | 2014-10-28 | 一种具有程控功能的双口ram读写通道切换分配模块 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104539281B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111078598B (zh) * | 2018-10-18 | 2021-06-01 | 珠海格力电器股份有限公司 | 存储模块数据访问控制方法、数据访问装置和芯片 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102076088A (zh) * | 2009-11-19 | 2011-05-25 | 中兴通讯股份有限公司 | 一种资源单元映射的方法和装置 |
| CN103488146A (zh) * | 2013-09-23 | 2014-01-01 | 北京航空航天大学 | 一种具有通道选择功能的bmk遥测数据切换选择模块 |
| CN103530188A (zh) * | 2013-09-26 | 2014-01-22 | 中国航天科工集团第三研究院第八三五七研究所 | 一种可动态配置ram资源池的多通道芯片 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112013006191T5 (de) * | 2012-12-24 | 2015-09-10 | Magna Closures Inc. | Elektronisches Schloss einer mit einer verbesserten Hilfsenergiequelle ausgestatteten Kraftfahrzeugschließvorrichtung |
-
2014
- 2014-10-28 CN CN201410588357.6A patent/CN104539281B/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Non-Patent Citations (1)
| Title |
|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| CN104539281A (zh) | 2015-04-22 |
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