CN104506273B - 对称高速数字用户线shdsl数据帧处理方法和装置 - Google Patents

Abstract

本申请提供了一种对称高速数字用户线SHDSL数据帧处理方法和装置，包括：通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置，初始化配置成功后，获得指示配置成功的状态信号；根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧。因此，本申请解决了现有技术中原始数据帧与PCM码帧之间转换速率低以及SHDSL相关模块体积大，造成软硬件管理和维护难度高的问题。

Description

对称高速数字用户线SHDSL数据帧处理方法和装置

技术领域

本申请涉及通讯技术，特别是涉及一种SHDSL(Single-pair High bit rateDigital Subscriber Line，对称高速数字用户线)数据帧处理方法和装置。

背景技术

在信息化建设的大背景下，对野外环境的场景监控越来越常见，使得在野外环境下对场景的音视频远距离传输技术的研究变得十分重要。

现有技术中为了提升原始数据帧与PCM(Pulse Code Modulation，脉冲编码调制)码帧之间的转换速率，通常利用高性能的微处理器硬件平台，完成原始数据帧与PCM码帧之间的通讯格式转换；使用专用芯片或ARM(Advanced RISC Machines，处理器)微处理器硬件平台，嵌入成熟的C语言初始化程序，完成SHDSL专用芯片的初始化配置，最终实现远距离的可靠通信。

上述方法中存在使用不同的处理器平台实现SHDSL专用芯片初始化配置、原始数据帧与PCM码帧之间的通讯格式转换和SHDSL链路控制，从而造成了原始数据帧与PCM码帧之间转换速率低，同时也增大了SHDSL相关模块的规模和体积，增加了软硬件管理和维护的难度。

发明内容

本申请提供了一种对称高速数字用户线SHDSL数据帧处理方法和装置，以解决现有技术中原始数据帧与PCM码帧之间转换速率低以及SHDSL相关模块体积大，造成软硬件管理和维护难度高的问题。

为了解决上述问题，本申请公开了一种对称高速数字用户线SHDSL数据帧处理方法，包括:通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置，初始化配置成功后，获得指示配置成功的状态信号；根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧。

优选地，所述通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置的步骤包括：通过FPGA的驱动层检测SHDSL专用芯片产生的中断信号，根据所述中断信号循环读取SHDSL专用芯片的内部应答寄存器的指令代码，当接收到所述内部应答寄存器返回的指令代码为可配置状态时，进行指令代码的下载；当所述指令代码下载完成后，FPGA的驱动层根据SHDSL专用芯片的中断信号，循环读取SHDSL专用芯片的内部应答寄存器的指令代码状态，直至SHDSL专用芯片返回正确的指令代码状态；根据返回的正确指令代码状态，对SHDSL专用芯片的寄存器进行配置。

优选地，所述对SHDSL专用芯片的寄存器进行配置的步骤包括：FPGA的驱动层依次向SHDSL专用芯片的内部寄存器写入操作码、操作码对应的操作指令和写入地址；

根据操作指令触发SHDSL专用芯片产生中断，循环读取SHDSL专用芯片的内部应答寄存器，直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片。

优选地，在所述直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片步骤之后，还包括：

获取FPGA与SHDSL之间的链路状态的状态信号；

当所述链路状态的状态信号指示所述FPGA与所述SHDSL之间的链路建链成功时，确定所述SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部成功写入所述SHDSL专用芯片。

优选地，所述根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换的步骤包括：

接收FPGA的所述状态信号，使用位宽扩展寄存器将原始数据帧转换为8位数据帧；

将所述8位数据帧使用串行协议SLIP进行敏感值转换，获得转换后的数据帧；

使用异步FIFO保存转换后的数据帧；

使用移位寄存器对转换后的数据帧进行并串转换，获得PCM码。

为了解决上述问题，本申请还公开了一种对称高速数字用户线SHDSL数据帧处理装置，包括：初始化模块，用于通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置，初始化配置成功后，获得指示配置成功的状态信号；

转换模块，用于根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧。

优选地，所述初始化模块在所述通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置时包括：

通过FPGA的驱动层检测SHDSL专用芯片产生的中断信号，根据所述中断信号循环读取SHDSL专用芯片的内部应答寄存器的指令代码，当接收到所述内部应答寄存器返回的指令代码为可配置状态时，进行指令代码的下载；

当所述指令代码下载完成后，FPGA的驱动层根据SHDSL专用芯片的中断信号，循环读取SHDSL专用芯片的内部应答寄存器的指令代码状态，直至SHDSL专用芯片返回正确的指令代码状态；

根据返回的正确指令代码状态，对SHDSL专用芯片的寄存器进行配置。

优选地，所述初始化模块对SHDSL专用芯片的寄存器进行配置包括：

FPGA的驱动层依次向SHDSL专用芯片的内部寄存器写入操作码、操作码对应的操作指令和写入地址；

根据操作指令触发SHDSL专用芯片产生中断，循环读取SHDSL专用芯片的内部应答寄存器，直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片。

优选地，所述装置还包括：

确认模块，用于在所述初始化模块直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片之后，获取FPGA与SHDSL之间的链路状态的状态信号；当所述链路状态的状态信号指示所述FPGA与所述SHDSL之间的链路建链成功时，确定所述SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部成功写入所述SHDSL专用芯片。

优选地，转换模块在所述根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换时包括：

接收FPGA的所述状态信号，使用位宽扩展寄存器将原始数据帧转换为8位数据帧；

将所述8位数据帧使用串行协议SLIP进行敏感值转换，获得转换后的数据帧；

使用异步FIFO保存转换后的数据帧；

使用移位寄存器对转换后的数据帧进行并串转换，获得PCM码。

与现有技术相比，本申请包括以下优点：

本申请通过FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)中的应用层调用FPGA中的驱动层，使用驱动层进行SHDSL专用芯片的初始化配置，并根据初始化配置成功的状态信号，启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码帧发送给SHDSL专用芯片以生成SHDSL数据帧，从而完成对称高速数字用户线SHDSL数据帧的处理。由于在FPGA硬件平台上同时实现了SHDSL专用芯片初始化配置、原始数据帧与PCM码帧之间的转换和SHDSL链路控制功能，提升了原始数据帧与PCM码帧之间的转换速率。

通过采用FPGA直接进行原始数据帧与PCM码帧的转换，无需采用外接专用芯片或ARM处理器，满足连续突发大数据包传输需求，单一的FPGA硬件平台满足了SHDSL相关模块小型化设计需要，同时又解决了不同的处理器平台造成软硬件管理和维护困难的问题。

附图说明

图1是本申请实施例一所述一种对称高速数字用户线SHDSL数据帧处理方法的流程图；

图2-a是本申请所述SHDSL专用芯片写操作时对外配置接口的时序图；

图2-b是本申请所述SHDSL专用芯片读操作时对外配置接口的时序图；

图3是本申请所述静态随机存储器SRAM读写时序图；

图4是本申请实施例二所述一种对称高速数字用户线SHDSL数据帧处理方法的流程图；

图5是本申请实施例三实现所述一种对称高速数字用户线SHDSL数据帧处理方法的示意图；

图6是本申请所述一种对称高速数字用户线SHDSL数据帧处理方法应用的实例；

图7是本申请实施例四所述一种对称高速数字用户线SHDSL数据帧处理装置的结构框图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

参照图1，示出了本申请实施例一中的一种对称高速数字用户线SHDSL数据帧处理方法的流程图，包括：

步骤101：通过FPGA中的应用层调用FPGA中的驱动层，使用驱动层进行SHDSL专用芯片的初始化配置，初始化配置成功后，获得指示配置成功的状态信号。

SHDSL是Symmetric High bit rate Digital Subscriber Line的英文简称，其中文为对称高速数字用户线。

FPGA是Field Programmable Gate Array的英文简称，其中文为现场可编程逻辑门阵列，该FPGA以硬件描述语言(Verilog或VHDL)作为编程语言的高速微处理器硬件平台。

FPGA的驱动层驱动SHDSL专用芯片实现面向本地的配置接口驱动。SHDSL专用芯片的用户手册提供其对外配置接口的时序，如图2-a和图2-b所示。

其中，图2-a为SHDSL专用芯片为写操作时对外配置接口的时序图，HP-CLK为脉冲信号的波形图，HP-CS为写选通的波形图，HP-WE为读信号的波形图，HP-DAT为写数据波形图，HP-DAT为写地址波形图，而HP-DAT和HP-DAT波形中的交叉斜线为无效区域。

图2-b为SHDSL专用芯片为读操作时对外配置接口的时序图，HP-CLK为脉冲信号的波形图，HP-CS为写选通的波形图，HP-WE为读信号的波形图，HP-DAT为读数据波形图，HP-DAT为读地址波形图，而HP-DAT、HP-WE、HP-CE和HP-DAT波形中的交叉斜线或斜线为无效区域。

在符合SHDSL专用芯片对外配置接口的读写时序基础上，据此编写FPGA软件，为了方便FPGA中的应用层调用FPGA中的驱动层，继续编制对接应用层的FPGA内部软件接口，本申请的FPGA内部软件接口为符合静态随机存储器SRAM读写时序的软件接口。

SRAM(Static Advanced RISC Machines，静态随机存储器)软件接口的读写时序图如图3所示。即应用层需要对SHDSL专用芯片的内部寄存器进行写操作时，令选通、写使能、写地址和写数据有效，读操作时则选通、读地址有效，下个周期读出有效数据；这里之所以要在已经实现SHDSL专用芯片对外配置接口时序的基础上，进一步自行编写一组符合SRAM读写时序的软件接口，用于与应用层的连接，而不是直接用符合SHDSL专用芯片对外配置接口时序的软件接口与应用层的连接，原因在于应用层的步骤较多，即需要频繁通过调用驱动层对SHDSL专用芯片内部寄存器进行读写，因此接口更少、时序更简单的软件接口，会降低后续应用层的实现难度和代码量，而符合SRAM读写时序的软件接口是接口最少、时序最简单的一种广泛使用的软件接口。

步骤102：根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧。

根据FPGA初始化配置成功的状态信号启动原始数据帧与PCM码帧之间通讯格式转换，并将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧。

如果初始化配置未成功，或者初始化配置过程中出现链路状态异常，则不启动原始数据帧与PCM码帧之间通讯格式转换，这样可以防止了大量以太网广播包对通讯格式转换过程造成的干扰和断链后在建链的过程中，会残存之前断链时未传完的数据帧，在恢复通讯格式转换功能时容易出现转换后的乱码问题。

参照图4，示出了本申请实施例二中的一种对称高速数字用户线SHDSL数据帧处理方法的流程图。

在本实施例二中的一种对称高速数字用户线SHDSL数据帧处理方法主要应用于野外环境，也可以应用于室内环境。

本实施例中的一种对称高速数字用户线SHDSL数据帧处理方法的流程图包括：

步骤401：FPGA上电后等待SHDSL专用芯片的中断产生，根据SHDSL产生的中断信号，通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置。

步骤402：通过FPGA的驱动层检测SHDSL专用芯片产生的中断信号，根据中断信号循环读取SHDSL专用芯片的内部应答寄存器的指令代码，当接收到所述内部应答寄存器返回的指令代码为可配置状态时，即0x2D状态时，执行步骤403。

当接收到内部应答寄存器返回的指令代码为不可配置状态时，此时重新执行步骤401和步骤402，直至接收到所述内部应答寄存器返回的指令代码为可配置状态时，即0x2D状态时，执行步骤403。

步骤403：进行指令代码的下载。指令代码的下载阶段FPGA需要向SHDSL专用芯片的内部寄存器写入约70000字节的固有16进制指令码，该指令码由厂家提供，由于SHDSL专用芯片内部寄存器每次写入的字节数有限，因此FPGA需分多次完成70000字节指令码的写入。

步骤404：循环读取SHDSL专用芯片的内部应答寄存器的指令代码。

步骤405：当SHDSL专用芯片处于已经接收到本次写入的指令码状态即返回0x21，在进行后续指令代码的写入操作。若SHDSL专用芯片未接收到本次写入的指令码状态，则重新执行步骤404。

通过以上步骤，实现了FPGA对SHDSL专用芯片的指令代码的下载。

步骤406：当所述指令代码下载完成后，FPGA等待SHDSL专用芯片的中断产生。

步骤407：FPGA的驱动层根据SHDSL专用芯片的中断信号，循环读取SHDSL专用芯片的内部应答寄存器的指令代码状态。当SHDSL专用芯片返回正确的指令代码状态时，即0x2E，则执行步骤408；如果SHDSL专用芯片未返回正确的指令代码状态，则重新执行步骤407

步骤408：根据返回的正确指令代码状态，对SHDSL专用芯片的寄存器进行配置。对SHDSL专用芯片的寄存器进行配置包括：FPGA的驱动层依次向SHDSL专用芯片的内部寄存器写入操作码、操作码对应的操作指令和写入地址，即操作码对应的操作指令为0x01、0x06、0x1b、0x03、0x12、0x10、0x05、0x0f、0x0b，该操作码、操作码对应的操作指令和写入地址可以从SHDSL专用芯片的用户手册中查询。

步骤409：每次写完一条操作指令，需要向0x001地址写入0xfe，以触发SHDSL专用芯片内部8051中断，然后循环读取SHDSL专用芯片的内部应答寄存器，直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片，则返回操作指令0x01，指示该条操作指令写入成功，则执行步骤410；若将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片，未返回操作指令0x01，则重新执行步骤409。

步骤410：在继续写入后续的操作指令。

步骤411：操作指令写入完成后，通过循环写入操作码为0x85的操作指令，获取FPGA与SHDSL之间的链路状态的状态信号；当所述链路状态的状态信号指示所述FPGA与所述SHDSL之间的链路建链成功时，确定所述SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部成功写入所述SHDSL专用芯片。

如果所述链路状态的状态信号指示所述FPGA与所述SHDSL之间的链路建链未成功时，则需要重新自动重复以上的步骤，并使其他功能处于复位状态，依次达到对链路的自动监控。

通过本实施例，FPGA中的应用层调用FPGA中的驱动层，使用驱动层进行SHDSL专用芯片的初始化配置，并根据初始化配置成功的状态信号，启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧，从而完成对称高速数字用户线SHDSL数据帧的处理。

由于在FPGA硬件平台上同时实现了SHDSL专用芯片初始化配置、原始数据帧与PCM码帧之间的转换和SHDSL链路控制功能，既提升了原始数据帧与PCM码帧之间的转换速率,通过采用FPGA直接进行原始数据帧与PCM码帧的转换，无需采用外接专用芯片或ARM处理器，满足连续突发大数据包传输需求，单一的FPGA硬件平台满足了SHDSL相关模块小型化设计需，同时又解决了不同的处理器平台造成软硬件管理和维护困难的问题。

参照图5，示出了本申请实施例三中的实现一种对称高速数字用户线SHDSL数据帧处理方法的示意图。

本实施例中的实现一种对称高速数字用户线SHDSL数据帧处理方法包括：

通过FPGA 501中的应用层调用FPGA中的驱动层，使用驱动层502进行SHDSL专用芯片503的初始化配置，完成FPGA与SHDSL专用芯片之间建链，具体的建链操作方法可以参照本申请中的实施例二完成。

根据FPGA与SHDSL专用芯片初始化配置成功后获取的状态信号，启动原始数据帧与PCM码帧之间的转换，具体的实现过程如下：FPGA通过MII接口与专用以太网收发器连接，接收到的网络数据包格式为标准的半字节数据帧格式，通过解析、成帧、并串转换，实现将MII接口输出的4bits数据转为PCM码帧。

解析包括：接收FPGA的状态信号，使用位宽扩展寄存器将原始数据帧转换为8位数据帧，使用位宽扩展寄存器将4bits扩展为8bits。使用位宽扩展寄存器为了当原始数据帧出现1字节敏感值0XC0、0xDB时需要转换为2字节，扩展为8bits的数据帧后是每两周期判断一次，中间正好有一周期的空闲，不进行判断的那一周期正好可以用来写入第二字节的敏感值的转换数值，也可以利用这个空闲拍写入帧头和帧尾。

将所述8位数据帧使用串行协议SLIP进行敏感值转换，获得转换后的数据帧。将原始数据帧中的0XC0转换为0xDB、0xDC，将原始数据帧中的0xDB转换为0xDB、0xDD。

使用异步8位转8位的FIFO保存转换后的数据帧，将原始数据转换为8位数据即完成成帧。

使用移位寄存器对转换后的数据帧进行并串转换，获得PCM码，即完成并串转换。

通过以上步骤，实现了原始数据帧与PCM码帧之间的转换。

进一步地，本申请限定的技术方案，还包括：将PCM码帧转换为原始数据帧。

FPGA接收SHDSL专用芯片输出的PCM码帧，经FPGA转换为以太网数据包，传输至指控计算机505。具体的转换包括：FPGA通过与SHDSL的专用芯片的数据接口接收PCM码流，通过串并转换、解析、组包，实现将PCM码帧转换成MII接口信号，而不是MII接口将原始数据转换成PCM码帧，通过MII接口输出给专用以太网收发器，经网口将网络数据包返回指控计算机。

使用一个8bits的移位寄存器将通过串并实现，即将串行的PCM码帧通过一个8bits的移位寄存器由低到高寄存，然后通过写入一个异步收发的8bits转4bits的fifo保存转换后的数据帧，写入的同时对并行的PCM码帧解析，按相关的SLIP串行协议进行敏感值转换，并将转换后的原始数据帧写入fifo，再利用计数器对写入的原始数据帧进行计数，确定读出的原始数据帧数量，从fifo读出的4bits原始数据帧，即完成了PCM码帧与原始数据帧之间的转换。

综上所述，本申请实施例实现一种对称高速数字用户线SHDSL数据帧处理方法主要包括以下优点：通过对原始数据帧进行解析、成帧和并串转换，使原始数据帧转换为符合SHDSL专用芯片的通信格式，可以大大提高了原始数据帧的传输距离。通过。

为了本领域技术人员更好的理解本申请限定的技术方案，参见图6所述本申请所述一种对称高速数字用户线SHDSL数据帧处理方法应用的实例。

本实施例包括：10公里被复线即DSL链路、指挥所指控计算机、DSL配套模块和野外摄像头。DSL配套模块包括1片FPGA及其外围电路、SHDSL专用芯片和专用网络收发器。

指挥所指控计算机通过DSL配套模块建立野外摄像头之间的连接，当指挥所指控计算机向野外摄像头进行发送数据包时，通过DSL链路中的FPGA中的应用层调用FPGA中的驱动层，使用驱动层进行SHDSL专用芯片的初始化配置，以初始化配置成功的状态信号，启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧，SHDSL专用芯片将接收到的SHDSL数据帧发送给专用网络收发器，专用网络收发器将接收到的SHDSL数据帧发送给野外摄像头，野外摄像头通过网线将SHDSL数据帧实时传送给野外据点，实现指控计算机与野外摄像头之间的数据传输。同时，野外摄像头也可以通过DSL链路实现将远端监控野外实况实时传输给远端的指控计算机。

需要说明的是，对于前述的方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例。

基于上述方法实施例的说明，本申请还提供了相应的一种对称高速数字用户线SHDSL数据帧处理装置的实施例，来实现上述方法实施例所述的内容。

参见图7，示出了本申请实施例四中的一种对称高速数字用户线SHDSL数据帧处理装置的结构框图，具体可以包括：

初始化模块701，用于通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置，初始化配置成功后，获得指示配置成功的状态信号；

转换模块702，用于根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧。

优选地，所述初始化模块在所述通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置时包括：通过FPGA的驱动层检测SHDSL专用芯片产生的中断信号，根据所述中断信号循环读取SHDSL专用芯片的内部应答寄存器的指令代码，当接收到所述内部应答寄存器返回的指令代码为可配置状态时，进行指令代码的下载；当所述指令代码下载完成后，FPGA的驱动层根据SHDSL专用芯片的中断信号，循环读取SHDSL专用芯片的内部应答寄存器的指令代码状态，直至SHDSL专用芯片返回正确的指令代码状态；

根据返回的正确指令代码状态，对SHDSL专用芯片的寄存器进行配置。

优选地，所述初始化模块对SHDSL专用芯片的寄存器进行配置包括：FPGA的驱动层依次向SHDSL专用芯片的内部寄存器写入操作码、操作码对应的操作指令和写入地址；根据操作指令触发SHDSL专用芯片产生中断，循环读取SHDSL专用芯片的内部应答寄存器，直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片。

优选地，所述装置还包括：确认模块，用于在所述初始化模块直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片之后，获取FPGA与SHDSL之间的链路状态的状态信号；当所述链路状态的状态信号指示所述FPGA与所述SHDSL之间的链路建链成功时，确定所述SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部成功写入所述SHDSL专用芯片。

优选地，转换模块在所述根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换时包括：接收FPGA的所述状态信号，使用位宽扩展寄存器将原始数据帧转换为8位数据帧；将所述8位数据帧使用串行协议SLIP进行敏感值转换，获得转换后的数据帧；使用异步FIFO保存转换后的数据帧；使用移位寄存器对转换后的数据帧进行并串转换，获得PCM码。

综上所述，本申请实施例一种对称高速数字用户线SHDSL数据帧处理装置主要包括以下优点：

本申请通过FPGA中的应用层调用FPGA中的驱动层，使用驱动层进行SHDSL专用芯片的初始化配置，并根据初始化配置成功的状态信号，启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧，从而完成对称高速数字用户线SHDSL数据帧的处理。由于在FPGA硬件平台上同时实现了SHDSL专用芯片初始化配置、原始数据帧与PCM码帧之间的转换和SHDSL链路控制功能，既提升了原始数据帧与PCM码帧之间的转换速率,通过采用FPGA直接进行原始数据帧与PCM码帧的转换，无需采用外接专用芯片或ARM处理器，满足连续突发大数据包传输需求，单一的FPGA硬件平台满足了SHDSL相关模块小型化设计需，同时又解决了不同的处理器平台造成软硬件管理和维护困难的问题。

对于装置实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上对本申请所提供一种对称高速数字用户线SHDSL数据帧处理方法和装置，进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (8)

1.一种对称高速数字用户线SHDSL数据帧处理方法，其特征在于，包括：

通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置，初始化配置成功后，获得指示配置成功的状态信号；

根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧；

所述根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换的步骤包括：

接收FPGA的所述状态信号，使用位宽扩展寄存器将原始数据帧转换为8位数据帧；

将所述8位数据帧使用串行协议SLIP进行敏感值转换，获得转换后的数据帧；

使用异步FIFO保存转换后的数据帧；

使用移位寄存器对转换后的数据帧进行并串转换，获得PCM码。

2.根据权利要求1所述的方法，其特征在于，所述通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置的步骤包括：

通过FPGA的驱动层检测SHDSL专用芯片产生的中断信号，根据所述中断信号循环读取SHDSL专用芯片的内部应答寄存器的指令代码，当接收到所述内部应答寄存器返回的指令代码为可配置状态时，进行指令代码的下载；

当所述指令代码下载完成后，FPGA的驱动层根据SHDSL专用芯片的中断信号，循环读取SHDSL专用芯片的内部应答寄存器的指令代码状态，直至SHDSL专用芯片返回正确的指令代码状态；

根据返回的正确指令代码状态，对SHDSL专用芯片的寄存器进行配置。

3.根据权利要求2所述的方法，其特征在于，所述对SHDSL专用芯片的寄存器进行配置的步骤包括：

FPGA的驱动层依次向SHDSL专用芯片的内部寄存器写入操作码、操作码对应的操作指令和写入地址；

根据操作指令触发SHDSL专用芯片产生中断，循环读取SHDSL专用芯片的内部应答寄存器，直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片。

4.根据权利要求3所述的方法，其特征在于，在所述直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片步骤之后，还包括：

获取FPGA与SHDSL之间的链路状态的状态信号；

当所述链路状态的状态信号指示所述FPGA与所述SHDSL之间的链路建链成功时，确定所述SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部成功写入所述SHDSL专用芯片。

5.一种对称高速数字用户线SHDSL数据帧处理装置，其特征在于，包括：

初始化模块，用于通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置，初始化配置成功后，获得指示配置成功的状态信号；

转换模块，用于根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换，将转换后的PCM码发送给SHDSL专用芯片以生成SHDSL数据帧；

转换模块在所述根据FPGA的所述状态信号启动原始数据帧与PCM码帧之间的转换时包括：

接收FPGA的所述状态信号，使用位宽扩展寄存器将原始数据帧转换为8位数据帧；

将所述8位数据帧使用串行协议SLIP进行敏感值转换，获得转换后的数据帧；

使用异步FIFO保存转换后的数据帧；

使用移位寄存器对转换后的数据帧进行并串转换，获得PCM码。

6.根据权利要求5所述的装置，其特征在于，所述初始化模块在所述通过FPGA中的应用层调用FPGA中的驱动层，使用所述驱动层进行SHDSL专用芯片的初始化配置时包括：

通过FPGA的驱动层检测SHDSL专用芯片产生的中断信号，根据所述中断信号循环读取SHDSL专用芯片的内部应答寄存器的指令代码，当接收到所述内部应答寄存器返回的指令代码为可配置状态时，进行指令代码的下载；

当所述指令代码下载完成后，FPGA的驱动层根据SHDSL专用芯片的中断信号，循环读取SHDSL专用芯片的内部应答寄存器的指令代码状态，直至SHDSL专用芯片返回正确的指令代码状态；

根据返回的正确指令代码状态，对SHDSL专用芯片的寄存器进行配置。

7.根据权利要求6所述的装置，其特征在于，所述初始化模块对SHDSL专用芯片的寄存器进行配置包括：

FPGA的驱动层依次向SHDSL专用芯片的内部寄存器写入操作码、操作码对应的操作指令和写入地址；

根据操作指令触发SHDSL专用芯片产生中断，循环读取SHDSL专用芯片的内部应答寄存器，直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片。

8.根据权利要求7所述的装置，其特征在于，所述装置还包括：

确认模块，用于在所述初始化模块直至将SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部写入所述SHDSL专用芯片之后，获取FPGA与SHDSL之间的链路状态的状态信号；当所述链路状态的状态信号指示所述FPGA与所述SHDSL之间的链路建链成功时，确定所述SHDSL专用芯片的内部寄存器指令代码对应的操作指令全部成功写入所述SHDSL专用芯片。