CN101365250A - 基于fpga设计的gpon onu系统的硬件平台系统 - Google Patents
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Abstract
一种基于FPGA设计的GPON ONU系统的硬件平台系统，包括物理媒介相关层、GTC层、管理控制平面接口、用户平面接口和电源管理模块，其中，所述物理媒介相关层包括符合ITU－T G.984.2B+类标准的GPON ONU收发器和SERDES芯片，所述GTC层包括FPGA、SDRAM、AS配置芯片、第一连接器和第二连接器，所述管理控制平面接口包括第三连接器，所述用户平面接口电路包括以太网控制器芯片和带网络隔离器的RJ45，所述电源管理电路包括12V转3.3V第一电源芯片、3.3V转2.5V第二电源芯片和3.3V转1.2V第三电源芯片。本发明能够有效降低GPON用户端设备的成本、适用性强。
Description
技术领域
本发明涉及宽带光接入网技术，尤其涉及一种吉比特无源光网络(GPON)中光网络单元(ONU)的硬件平台系统。
背景技术
随着视频点播、网络游戏和互动电视(IPTV)等高带宽业务的出现，用户对接入带宽的需求将进一步增加，现有的以ADSL和CableModem为主的宽带接入方式已经很难满足用户对高带宽、双向传输能力以及安全性等方面的要求。面对这一困境，各国宽带业务运营商把关注的目光投向了FTTH(光纤到户)。FTTH(光纤到户)是宽带接入的一种理想模式，是指从城域网到小区、用户间的最后接入网阶段全部使用光纤，实现语音、数据、广播电视及各类智能化系统功能的一种接入方式。FTTH在带宽方面的巨大优势使它成为未来网络接入发展的最终目标，它将最终突破带宽的瓶颈，是实现“三网合一”的最理想的方式。
FTTH技术主要包括：点到点光纤接入以及点到多点的PON(无源光网络)技术，目前比较流行的PON标准有APON(ATM无源光网络)、EPON(以太无源光网络)和GPON(吉比特无源光网络)标准。APON技术数据传送效率低，在ATM(异步传输模式)层上适配和提供业务较复杂，因此APON技术提出至今并未在商业上获得成功；EPON虽然是目前各国PON发展的热点，但效率低下，且难以支持以太网以外的业务，当遇到话音/TDM(时分复用)业务时，就会引起QoS(服务质量)问题；相比与APON和EPON技术，GPON支持更高的和对称/非对称传输速率，具有良好的操作管理与维护(OAM)能力，其TC(传输汇聚层)层协议具有很好的TDM业务承载能力和QOS(业务质量)的保证，支持商业和居民业务的宽带全业务接入。
目前，GPON ONU系统的解决方案主要可以分为两类，第一类是基于GPON ONU/ONT(光网络终端)专用芯片的解决方案。目前已有多个芯片厂商推出了正式商业的GPON芯片，包括Broadlight、Freescale、Conexant、AMCC等。以Broadlight为例，其推出的GPONONU/ONT芯片BL2348，内部集成了SERDES&CDR、GPON MAC、双核RunR包引擎、MIPS32处理器、VOIP DSP、4个SMII和1个GMIIMAC，为用户提供4个MII接口1个GMII接口、1个33MHz PCI接口和1个PCM接口，能够实现全业务的接入和完善的OAM功能。
另一类是基于FPGA+CPU架构的解决方案，现已有许多高端的FPGA(现场可编辑门阵列)芯片，例如XILINX公司的virtex-FX系列高端FPGA，其内部自带增强型嵌入式Power PC处理器，具有支持600Mbit/s至11.1Gbit/s之间任何速度的吉位级串行收发器，通过在此类高端FPGA外围扩展MII接口、GMII接口和T1/E1接口，为用户提供语音、视频和以太网等业务，通过在FPGA内部实现GPONMAC、包处理、MII和GMII MAC模块，实现GPON ONU的TC层功能，并利用嵌入式Power PC处理器实现完善的OAM功能。但基于高端FPGA设计的ONU硬件成本昂贵。
发明内容
为了克服已有基于FPGA+CPU架构的GPON ONU系统的成本昂贵、适用性差的不足，本发明提供一种能够有效降低GPON用户端设备的成本、适用性强的基于FPGA设计的GPON ONU系统的硬件平台系统。
本发明解决其技术问题所采用的技术方案是：
一种基于FPGA设计的GPON ONU系统的硬件平台系统，包括物理媒介相关层、GTC层、管理控制平面接口、用户平面接口和电源管理模块，其中，所述物理媒介相关层包括符合ITU-T G.984.2B+类标准的GPON ONU收发器和SERDES芯片，所述ONU收发器设有PON接口、连续下行串行数据差分接口和突发上行发送差分接口，所述PON接口连接光分配网端光纤，所述连续下行串行数据差分接口连接所述SERDES片的下行串行数据差分接口，所述突发上行发送差分接口连接所述SERDES芯片上行发送差分接口，所述SERDES芯片还设有提供接收和发送并行数据接口，所述提供接收和发送并行数据接口连接所述GTC层；所述GTC层包括FPGA、SDRAM、AS配置芯片、第一连接器和第二连接器，所述FPGA设有物理媒介相关层接口、SDRAM接口、实现OAM功能的管理控制平面接口、用户平面接口、JTAG接口和AS配置接口，所述SDRAM连接所述FPGA的SDRAM接口，所述第一连接器连接所述FPGA的JTAG接口，并通过USBBlaster连接PC；所述第二连接器连接所述AS配置芯片，并通过USBBlaster连接PC；所述AS配置芯片连接所述FPGA的串行配置接口；所述管理控制平面接口包括第三连接器，所述第三连接器设有地址总线、数据总线和控制信号线，所述第三连接器连接FPGA和16/32位微处理器；所述用户平面接口电路包括以太网控制器芯片和带网络隔离器的RJ45，所述以太网控制器连接所述FPGA的用户平面接口，所述RJ45设有单个10/100M以太网业务接口；所述电源管理电路包括12V转3.3V第一电源芯片、3.3V转2.5V第二电源芯片和3.3V转1.2V第三电源芯片；
所述ONU收发器接收下行2.5Gbps信号，突发发送1.25Gbps上行信号，并完成光/电和电/光转换，SERDES芯片管理ONU端所有高频信号，下行方向，实现下行2.5Gbps串行数据的串并转换和时钟数据恢复，将下行信号转换成4路622.08Mbps的LVDS信号和1路622.08Mbps的LVDS时钟信号，上行方向，实现将上行4路311.04Mbps的LVDS信号和1路311.04Mbps的LVDS时钟信号合成1.25Gbps上行串行信号。
作为优选的一种方案：所述的FPGA与LVDS(低电压差分信号)模块集成，所述LVDS模块实现下行4/16转换、上行16/4转换，并在FPGA内部实现媒介访问控制(MAC)功能。
作为优选的另一种方案：所述FPGA还设有用于用户对语音、视频和数据业务的处理的扩展以太网业务接口。
作为优选的再一种方案：所述FPGA还设有用于暂存上行数据的扩展SDRAM。
本发明的技术构思为：采用外置SERDES，与低成本FPGA+CPU配合，能够有效的降低ONU硬件平台设计成本，实现面向可编程、可升级的低成本纯数据型光网络单元，满足用户对语音、视频和数据业务的需求。
本发明的有益效果主要表现在：1、具有支持下行2.5Gbps、上行1.25Gbps的线路速率，并且通过配置能实现G.984.2标准所规定的所有对称和不对称线路速率；2、具有一个10/100M以太网业务接口，满足用户对语音、视频和数据业务的需求；3、具有连接16/32位微处理器接口，实现和多种微处理器连接实现OAM功能；4、采用低成本Cyclone II系列FPGA芯片为核心芯片，有效降低ONU端硬件平台电路的成本。
附图说明
图1为现有GPON ONU单芯片解决方案结构框图。
图2为本发明的结构框图。
图3和图3续(1)为本发明的物理媒介相关层电路图；
图4、图4续(1)～(6)为本发明的GTC层电路图；
图5为本发明的用户接口电路图。
图6为本发明的管理控制平面接口电路图。
图7为本发明的电源管理模块电路图。
图8为本发明的上下行信号流程图。
具体实施方式
下面结合附图对本发明作进一步描述。
参照图1～图8，一种基于FPGA设计的GPON ONU系统的硬件平台系统，包括物理媒介相关层、GTC层、管理控制平面接口、用户平面接口和电源管理模块。
所述物理媒介相关层完成信号接收、波分复用、光/电及电/光转换，提供PON接口和连接GTC层接口，包括符合ITU-T G.984.2B+类标准的GPON ONU收发器和SERDES芯片，其中所述ONU收发器提供PON接口、连续下行串行数据差分接口、突发上行发送差分接口，PON接口连接光分配网端光纤，连续下行串行数据差分接口连接所述SERDES片下行串行数据差分接口，突发上行发送差分接口连接所述SERDES芯片上行发送差分接口，所述SERDES芯片同时提供接收和发送并行数据接口连接所述GTC层。
所述GTC层分为成帧子层和适配子层。前者主要实现测距、上行时隙分配、带宽分配、保密和安全、保护倒换等功能，而适配子层主要实现协议数据单元与用户数据单元的转换，是GPON ONU系统的核心。主要包括FPGA、SDRAM、AS配置芯片、第一连接器和第二连接器，所述FPGA用于实现媒介访问控制(MAC)功能，是整个系统的核心部分，其系统实现的关键技术都集中在此模块中，所述FPGA同时提供物理媒介相关层接口、SDRAM接口、实现OAM功能的管理控制平面接口、用户平面接口、JTAG接口和AS配置接口；所述SDRAM连接FPGA所提供的SDRAM接口，实现上行突发数据缓存；所述第一连接器连接FPGA提供的JTAG接口，通过USB Blaster连接PC，实现JTAG配置FPGA；所述第二连接器连接AS配置芯片，并通过USB Blaster连接PC，所述AS配置芯片连接FPGA串行配置接口，实现AS方式配置FPGA。
所述管理控制平面接口主要包括第三连接器，其中所述第三连接器提供地址总线、数据总线和控制信号线，连接FPGA和16/32位微处理器。
所述用户平面接口电路包括以太网控制器芯片和带网络隔离器的RJ45，所述以太网控制器连接FPGA所提供的用户平面接口连接，所述RJ45连接器提供单个10/100M以太网业务接口。
所述电源管理电路包括12V转3.3V第一电源芯片、3.3V转2.5V第二电源芯片，3.3V转1.2V第三电源芯片。
GPON ONU收发器接收下行2.5Gbps信号，突发发送1.25Gbps上行信号，并完成光/电和电/光转换，SERDES芯片用于管理ONU端所有高频信号，下行方向，实现下行2.5Gbps串行数据的串并转换和时钟数据恢复，将下行信号转换成4路622.08Mbps的LVDS信号和1路622.08Mbps的LVDS时钟信号，上行方向，实现将上行4路311.04Mbps的LVDS信号和1路311.04Mbps的LVDS时钟信号合成1.25Gbps上行串行信号。为进一步降低处理速率，利用FPGA集成的LVDS模块实现下行4/16转换、上行16/4转换，并在FPGA内部实现媒介访问控制(MAC)功能，是整个系统的核心部分，其系统实现的关键技术都集中在此模块中。管理控制平面高层通过连接器连接微处理器实现OAM功能，用户平面高层通过FPGA扩展以太网业务接口满足用户对语音、视频和数据业务的需求。由于上行数据是突发发送，为避免数据丢失在FPGA上扩展SDRAM(同步动态随机存储器)用于暂存上行数据。
硬件平台电路如光/电转换、串/并转换、以太网收发等将重点考虑采用成熟的芯片来实现，而软件部分将重点考虑采用FPGA+CPU芯片相结合的方法实现，还必须考虑芯片的成本，力求使成本降到最低限。限于本实用新型，ONU收发器采用OPGP-34-A4B3RD，SERDES芯片采用SY87725L芯片，FPGA采用EP2C50F484，SDRAM采用MT48LC4M16A2芯片，以太网控制器采用DM9000A芯片，RJ45采用HR911105A。
本实施例GPON ONU系统对控制信号处理过程如下：
(1)下行接收信号：GPON ONU收发器(U1)通过光纤连接光分配网(ODN)，接收机接收来自ODN的光信号，完成信号的光电转换，高速串行数字信号经SERDES芯片(U2)CDR电路和4比特串/并数据转换器，完成下行信号的时钟数据恢复和串并转换，将高速串行数字信号解串成4路LVDS并行信号和1路LVDS时钟信号(SDR模式或DDR模式，可通过配置实现)，4路并行信号输入到FPGA(U4)，由FPGA的LVDS接收模块完成4/16位宽转换，进一步降低下行信号速率，便于FPGA内部逻辑单元处理，LVDS时钟信号连接FPGA全局时钟管脚输入到FPGA内部锁相环进行分频，作为下行并行信号在FPGA内部处理的同步时钟。下行并行信号在FPGA内部经帧同步、下行解扰、FEC解码和BIP校验，然后进行GTC解帧，分离出Payload、OAM和OMCI帧，Payload经过GEM解帧模块映射成以太网数据，通过以太网控制器(U7)和10/100M RJ45接口(J4)将数据发送给用户，OAM和OMCI帧可通过连接器(J5)发送给微处理器，由微处理器完成OAM和网管功能。
(2)上行发送信号：ONU通过RJ45接口(J4)接收来自用户的以太网数据，经GEM成帧模块将以太网数据映射到GEM帧中，适配后的PDU数据先存储到SDRAM(U6)存储器中(考虑到上行方向过来的以太网数据流量可能大于整个ONU分配的带宽)，根据上行帧头处理模块的处理信息再由GTC成帧模块组成GTC帧，并在T-CONT队列调度模块分配的上行发送时隙内发送，并在发送前进行BIP校验、FEC编码、上行加扰，由FPGA(U4)的LVDS发送模块完成16/4位宽转换，四路LVDS数据信号和由FPGA产生的一路LVDS随路时钟经SERDES芯片(U2)4比特并/串数据合成器，将四路LVDS信号和1路LVDS时钟信号合成高速上行串行数据，高速上行串行数据经GPON ONU收发器(U1)的发射机完成电/关转换由突发发送使能信号控制完成上行信号的突发发送。
本实施例GPON ONU系统对控制信号处理过程如下：
(1)接收监控信号：当ONU收发器U1检测到来自ODN的光信号，U1-8管脚产生高电平指示信号，输入到U4-D1管脚，使能FPGA内部下行信号接收模块。
(2)突发发送使能信号：当T-CONT队列调度模块分配的上行发送时隙起始时间到达，U4-E1产生高电平指示信号，输入到U1-13管脚，使能ONU收发器的发送机突发发送上行信号。
(3)ONU收发器复位信号：U1-19管脚连接U10-E4管脚，U10-E4管脚通过产生低电平脉冲，复位ONU收发器。
(4)I2C配置信号：U4-E2、U4-E3分别产生数据和时钟，输入到U1-18、U1-17两个管脚，更改ONU收发器U1内部EEPROM信息。
(5)载波检测信号：拨码开关SW1第一开关通道连接LVTTL转LVPECL芯片U3-7管脚，U3-3管脚连接SERDES芯片U2-62管脚，“1”使能U2时钟数据恢复，“0”禁止U2时钟数据恢复。
(6)接收频率控制信号：拨码开关SW1第二、第三开关通道连接U2-3、U2-5管脚，“10”表示下行接收信号为622.08Mbps，“01”表示下行接收信号为1244.16Mbps，“11”表示下行接收信号为2488.32Gbps。
(7)接收时钟选择信号：拨码开关SW1第四开关通道连接U2-63管脚，“0”表示接收时钟为SDR模式，“1”表示接收时钟为DDR模式。
(8)发送频率控制信号：拨码开关SW1第五、第六开关通道连接U2-10、U2-14管脚，“00”表示上行突发信号为155.52Mbps，“01”表示上行突发信号为622.08Mbps，“10”表示上行突发信号为1244.16Mbps。
(9)发送时钟选择信号：拨码开关SW1第七开关通道连接U2-24管脚，“0”表示发送时钟为SDR模式，“1”表示发送时钟为DDR模式。
(10)SERDES参考时钟频率选择：U2-15管脚输入“0”选择外部参考时钟频率77.76MHz，输入“1”选择外部参考时钟频率155.52MHz，本实施例U2-15管脚通过电阻R30接地，选择外部参考时钟频率为77.76MHz。
(11)接收同步信号：U10-C1管脚产生高电平脉冲，输入到U2-59管脚，设置SERDES输出的4位并行数据的字边界。
(12)链路故障检测信号：SERDES芯片U2-18管脚通过NPN三极管Q1连接绿色发光二极管D1，通过NPN三极管Q2和Q3连接红色发光二极管D2，D1点亮表示CDR正常工作，D2点亮表是CDR失锁，链路故障。
(13)FPGA复位信号：复位开关SW2连接FPGA复位管脚U10-B3，按下复位开关，FPGA内部所有寄存器清零。
(14)AS配置频率选择：U10-M17、U10-N17两个管脚决定AS配置频率，U10-M17管脚通过R82接地，U10-N17管脚连接连接器J6-2管脚，J6-1管脚通过电阻R83接3.3V电源，J6-3管脚通过电阻R84接地，当跳线连接J6-1和J6-2，U10-M17、U10-N17两个管脚为“01”，选择AS配置频率为20MHz，当跳线连接J6-2和J6-3，U10-M17、U10-N17两个管脚为“00”，选择AS配置频率为40MHz。
图3为本实施例的物理媒介相关层电路图(因电路图过大，分解成两张图)。它包括：ONU收发器OPGP-34-A4B3RD(U1)，接收和发送光信号，并完成光/电和电/光转换；SERDES芯片SY87725L(U2)，用于实现时钟数据恢复、串/并和并串转换；LVTTL/CMOS到LVPECL电平转换芯片MC10EPT20DR2(U3)；拨码开关(SW1)，用于SERDES芯片工作模式选择；有源晶振(X1)，用于为SERDES正常工作提供参考频率；电容(C1-C29)；电阻(R1-R32)；发光二极管(D1-D2)；电感(L1-L5)；NPN三极管(Q1-Q3)。
图4为本实施例的GTC层电路图(因电路图过大，分解成七张图)。它包括：FPGA芯片EP2C50F484(U4)；AS配置器件EPCS16(U5)；SDRAM芯片(U6)，用于存储上行突发发送数据；有源晶振(X2)，为FPGA提供参考时钟；复位开关(SW2)，为FPGA提供复位信号；连接器(J1)，通过USB Blaster连接PC，实现JTAG配置FPGA；连接器(J2)，通过USB Blaster连接PC，将程序下载到AS芯片，实现AS配置；连接器(J3)，选择AS配置方式的配置频率；电容(C30-C78)；电阻(R33-R61)；磁珠(L6-L7)。
图5为本实施例的用户接口电路图。它包括：以太网控制器芯片DM9000A(U7)；E2PROM芯片93C46(U8)，用于存储太网控制器的配置信息；25M无源晶振(Y1)，为太网控制器提供参考时钟；10/100MRJ45接口(J4)；电容(C79-C93)；电阻(R62-R72)；磁珠(L8)。
图6为本实施例的微处理器接口电路图。它主要包括连接器(J5)，用于连接FPGA和16/32位微处理器。
图7为本实施例的电源管理模块电路图。它包括：12V/3.3V电源芯片LM2676(U9)；3.3V/2.5V电源芯片LP3874(U10)；3.3V/1.2V电源芯片LM2832(U11)；+12V电源接口(J5)；电容(C94-C117)；电阻(R73-R83)；功率电感(L9-L10)；肖特基二极管(D3-D5)；发光二级管(D6)。
Claims (4)
1、一种基于FPGA设计的GPON ONU系统的硬件平台系统，其特征在于：所述硬件平台系统包括物理媒介相关层、GTC层、管理控制平面接口、用户平面接口和电源管理模块，其中，
所述物理媒介相关层包括符合ITU-T G.984.2 B+类标准的GPON ONU收发器和SERDES芯片，所述ONU收发器设有PON接口、连续下行串行数据差分接口和突发上行发送差分接口，所述PON接口连接光分配网端光纤，所述连续下行串行数据差分接口连接所述SERDES片的下行串行数据差分接口，所述突发上行发送差分接口连接所述SERDES芯片上行发送差分接口，所述SERDES芯片还设有提供接收和发送并行数据接口，所述提供接收和发送并行数据接口连接所述GTC层；
所述GTC层包括FPGA、SDRAM、AS配置芯片、第一连接器和第二连接器，所述FPGA设有物理媒介相关层接口、SDRAM接口、实现OAM功能的管理控制平面接口、用户平面接口、JTAG接口和AS配置接口，所述SDRAM连接所述FPGA的SDRAM接口，所述第一连接器连接所述FPGA的JTAG接口，并通过USB Blaster连接PC；所述第二连接器连接所述AS配置芯片，并通过USB Blaster连接PC；所述AS配置芯片连接所述FPGA的串行配置接口；
所述管理控制平面接口包括第三连接器，所述第三连接器设有地址总线、数据总线和控制信号线，所述第三连接器连接FPGA和16/32位微处理器；
所述用户平面接口电路包括以太网控制器芯片和带网络隔离器的RJ45，所述以太网控制器连接所述FPGA的用户平面接口，所述RJ45设有单个10/100M以太网业务接口；
所述电源管理电路包括12V转3.3V第一电源芯片、3.3V转2.5V第二电源芯片和3.3V转1.2V第三电源芯片；
所述ONU收发器接收下行2.5Gbps信号，突发发送1.25Gbps上行信号，并完成光/电和电/光转换，SERDES芯片管理ONU端所有高频信号，下行方向，实现下行2.5Gbps串行数据的串并转换和时钟数据恢复，将下行信号转换成4路622.08Mbps的LVDS信号和1路622.08Mbps的LVDS时钟信号，上行方向，实现将上行4路311.04Mbps的LVDS信号和1路311.04Mbps的LVDS时钟信号合成1.25Gbps上行串行信号。
2、如权利要求1所述的基于FPGA设计的GPON ONU系统的硬件平台系统，其特征在于：所述的FPGA与LVDS模块集成，所述LVDS模块实现下行4/16转换、上行16/4转换，并在FPGA内部实现媒介访问控制(MAC)功能。
3、如权利要求1或2所述的基于FPGA设计的GPON ONU系统的硬件平台系统，其特征在于：所述FPGA还设有用于用户对语音、视频和数据业务的处理的扩展以太网业务接口。
4、如权利要求3所述的基于FPGA设计的GPON ONU系统的硬件平台系统，其特征在于：所述FPGA还设有用于暂存上行数据的扩展SDRAM。
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