CN104467700B - 用于光纤链路的差分cmos tia - Google Patents

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Abstract

本发明涉及用于光纤链路的差分COMS TIA。提供了一种跨阻抗放大器(TIA)装置。该装置包括耦接至具有第一和第二TIA的差分TIA的光电二极管，在其之后是电平移位/差分放大器(LS/DA)。光电二极管分别耦接在第一和第二TIA的第一和第二输入端子之间。LS/DA分别可耦接至第一和第二TIA的第一和第二输出端子。TIA装置包括包含多个CMOS单元的半导体衬底，可使用28nm的加工技术将CMOS单元配置到第一和第二TIA中。每个CMOS单元可包括深n型阱区。可使用多个CMOS单元配置第二TIA，从而相对于施加至多个第二CMOS单元的每个的深n阱的电压，第二输入端子可操作在任何正电压电平下。

Description

用于光纤链路的差分CMOS TIA
相关申请的交叉引用
出于所有目的，本申请要求以下临时申请的优先权并且通过引用结合以下临时申请：于2013年9月25日提交的美国临时申请61/882,576。
技术领域
本发明涉及TIA，并且更具体地，涉及用于光纤链路的差分CMOS TIA。
背景技术
CMOS技术通常用于设计实施光纤链路的通信系统。由于CMOS技术缩小为使电路和系统以更高的速度运行并且占用更小的芯片(管芯)面积，所以工作电源电压减小为更低的功率。在深亚微米CMOS工序中的传统FET晶体管具有非常低的击穿电压，结果，工作电源电压保持在大约1伏特。为了更好的光电流响应性(photo-current responsivity)，在28G和10G光学接收器中使用的光检测器(PD)在PD的阳极和阴极节点之间需要大于2伏特的偏置电压。这些限制对通信系统规模(scaling)和性能的连续改进提出了重大的挑战。
发明内容
本发明针对跨阻抗放大器(TIA)装置以及在单个集成电路(IC)芯片装置上配置的系统。更具体地，本发明的各种实施方式提供了一种自偏置(self-biased)跨阻抗放大器(TIA)装置。
未来的1THz和400GHz光纤链路具有多个信道，这些信道在高速深亚微米CMOS技术中实现的单个硅芯片上具有28G和10G光学接收器(Rx)。由于CMOS技术缩小为使电路和系统以更高的速度运行并且占用更小的芯片(管芯)面积，所以工作电源电压减小为更低的功率。在深亚微米CMOS工序中的传统FET晶体管具有非常低的击穿电压，结果，工作电源电压保持在大约1伏特。为了更好的光电流响应性，在28G和10G光学接收器中使用的光检测器(PD)在PD的阳极和阴极节点之间需要大于2伏特的偏置电压。
在实施方式中，本发明提供了跨阻抗放大器(TIA)装置或者设置在单个集成电路(IC)芯片装置上的系统。该装置或系统包括耦接至差分TIA(在其之后是电平移位(levelshifting)/差分放大器(LS/DA))的光电二极管。差分TIA包括第一TIA和第二TIA。第一TIA可包括第一输入端子和第一输出端子。同样，第二TIA可包括第二输入端子和第二输出端子。光电二极管耦接在第一输入端子与第二输入端子之间。LS/DA可耦接至第一输出端子和第二输出端子。
在实施方式中，本发明提供了自偏置差分TIA装置。TIA装置包括半导体衬底，半导体衬底包括多个CMOS单元。可使用28nm的加工技术(process technology)配置这些CMOS单元。每个CMOS单元可包括深n型阱区。可使用多个第一CMOS单元来配置第一TIA，同时可使用多个第二CMOS单元来配置第二TIA，从而相对于至多个第二CMOS单元的每一个的深n阱的施加电压，第二输入端子可操作在任何正电压电平下。
使用深n阱区，差分TIA可利用在TIA输入处的可定制的偏置电压自偏置。可使用任何正电压电平(2V、3V、5V等)，只要跨接TIA具有1V并且在第一TIA与第二TIA的输入之间具有至少2-5V的差分电压。光电二极管的特征可在于范围从约0.6到约0.9安培/瓦的响应值。
通常，在现有高速TIA中，PD AC耦接至跨阻抗放大器(TIA)和/或外部电压用于偏置PD。在PD与TIA之间的AC耦接降低了系统灵敏度。而且，利用多个信道(在传统实施方式中，超过50个信道)，外部偏置电路增加了系统复杂性并且提高了模块成本。本发明的实施方式不需要外部偏置电路并且通过CMOS TIA内部地生成至PD的所有偏置电压。此外，在此描述的结构使PD与TIA AC耦接，者减小了噪声并且提高了灵敏度。
通过本发明的各种实施方式，认识到很多优点。这种优点包括具有低电感射频(RF)返回(return)、改进的接收器稳定性以及信号完整性。这些优点能够实现具有改进的RX灵敏度或者接收灵敏度的通信IC芯片装置的更高Zt设计。在特定的实施方式中，差分方法提供了1.5dB SNR改进。由于差分结构允许偶数阶谐波抑制，所以差分配置也提供了共模抑制(如果存在这种信号的话)，并且还可增强线性度。本领域的技术人员将认识到所描述的机构还可应用于其他通信系统的其他优点。
附图说明
图1A为根据本发明的实施方式的跨阻抗放大器装置(TIA)的简化方框图；
图1B为示出根据本发明的实施方式的深n阱NFET装置的简化图；
图2为示出根据本发明的实施方式的跨阻抗放大器装置的简化方框图；
图3为示出根据本发明的实施方式的全差分跨阻抗放大器装置的简化电路图；
图4为示出根据本发明的实施方式的全差分耦接AC的跨阻抗放大器装置的简化电路图；
图5为描述根据本发明的各种实施方式的跨阻抗放大器装置的特征的简化表格；
图6A和图6B为示出根据本发明的实施方式的28nm CMOS TIA的模拟的简化图；
图6C和图6D为示出根据本发明的实施方式的45nm CMOS TIA的模拟的简化图；
图6E为示出比较根据本发明的各种实施方式的28nm CMOS TIA和45nm CMOS TIA的模拟的简化图；
图7为示出根据本发明的实施方式的电源调节器的简化方框图；
图8为示出根据本发明的一个实施方式的跨阻抗放大器装置的简化方框图；
图9为示出根据本发明的实施方式的跨阻抗放大器装置的简化方框图。
具体实施方式
呈现以下描述，以使本领域的技术人员能够制作和使用本发明并且将其结合在特定应用的背景下。对于本领域的技术人员，各种修改以及在不同应用中的各种使用将是显而易见的，并且在本文中限定的一般原理可应用于实施方式的宽范围。因此，本发明并非旨在限于所提出的实施方式，而是旨在符合与本文中所公开的原理和新特征一致的最广范围。
在以下详细描述中，阐述了大量具体细节，以便更彻底地理解本发明。然而，对于本领域的技术人员将显而易见的是，可不必限于这些具体细节来实践本发明。在其他情况下，以方框图的形式(而非详细地)示出了熟知的结构和装置，以避免使本发明晦涩难懂。
将读者的注意力引向与本说明书同时提交的并且与本说明书一起公开供公众检查的所有文件和文档，并且所有这些文件和文档的内容通过引用结合于本文中。在本说明书(包括任何所附权利要求、摘要和附图)中公开的所有特征可由用作相同、等效或相似目的的替换特征代替，除非另有明确规定。因此，除非另有明确规定，否则所公开的每个特征仅仅是通用的一系列等效或相似特征的一个实例。
而且，权利要求中的未明确规定“用于”执行特定功能的“器件”或“用于”执行特定功能的“步骤”的任何元件不应解译为在美国法典第35篇第112节第6段中规定的“器件”或“步骤”条款。特别地，在本文的权利要求书中使用“步骤”或“行为”并非旨在援引美国法典第35篇第112节第6段的规定。
要注意的是，如果使用的话，那么标记左、右、前、后、顶部、底部、向前、向后、顺时针以及逆时针仅仅用于方便的目的，并非旨在暗含任何特定的固定方向。相反，这些标记用于表示在物体的各个部分之间的相对位置和/或方向。
图1A为根据本发明的实施方式的跨阻抗放大器装置(TIA)的简化方框图。如图所示，装置101包括耦接至光电二极管110的TIA 120。光电二极管110耦接至电感器111(其耦接至TIA 120)，并且在管芯接口(die interface)112上示出光电二极管110和电感器111。TIA 120具有第一输出端子OUTP 121和第二输出端子OUTN 122。在实施方式中，TIA 120可具有差分自偏置配置(包括在图1B中所示的一个或多个深n阱NFET装置)。差分TIA可堆叠在多个电源轨(supply rail)之间，这些电源轨在光电二极管110之间提供预定的偏置电压。
图1B为示出根据本发明的实施方式的深n阱NFET装置的简化图。如图所示，在提供更加详细细节的剖视图103中，示出了表示为晶体管符号的NFET 102。深n阱NFET在p型衬底140上配置有深n阱区150，深n阱区150覆盖p型衬底140。p+区142和一个或多个p阱区141配置在深n阱区150的一个或多个部分内。
可在28nm工序中提供的深n阱装置102的优点在于，这些深n阱装置可浮动到任何正电压以用于各种应用，例如，电信等。实施这些深n阱装置的在图1A中所示的装置101可包括诸如具有低电感射频(RF)返回、改进的接收器稳定性以及信号完整性的优点。这些优点可实现具有改进的RX灵敏度或者接收灵敏度的通信IC芯片装置的更高的Zt设计。在特定的实施方式中，差分方法提供了1.5dB SNR改进。由于差分结构允许偶数阶谐波抑制，所以差分配置还提供了共模抑制(如果存在这种信号)，并且还可增强线性度。本领域的技术人员将理解其他优点。
图2为示出根据本发明的实施方式的跨阻抗放大器装置的简化方框图。如图所示，装置200包括耦接至差分TIA 220的光电二极管210，在差分TIA 220后面是电平移位/差分放大器(LS/DA)230。差分TIA 220包括第一TIA 222和第二TIA 221。第一TIA 222可包括第一输入端子和第一输出端子。同样，第二TIA 221可包括第二输入端子和第二输出端子。光电二极管210耦接在第一输入端子与第二输入端子(在节点211处示出)之间。LS/DA 230可耦接至第一输出端子和第二输出端子。
在实施方式中，本发明提供自偏置差分TIA装置。TIA装置包括半导体衬底，该半导体衬底包括多个CMOS单元。可使用28nm加工技术配置这些CMOS单元。每个CMOS单元可包括深n型阱区，如之前在图1B中所述的。可使用多个第一CMOS单元来配置第一TIA 222，同时可使用多个第二CMOS单元来配置第二TIA 221，从而相对于至多个第二CMOS单元中的每个的深n阱的电压，第二输入端子可操作在任何正电压电平下。
使用深n阱区，差分TIA 220可利用在TIA输入处的可定制的偏置电压来自偏置。可使用任何正电压电平(2V、3V、5V等)，只要跨接TIA具有1V，并且在第一TIA和第二TIA的输入之间具有至少2-5V的差分电压。光电二极管的特征可在于范围从约0.6到约0.9安培/瓦的响应值。
在特定的实施方式中，第一TIA和第二TIA的每一个可被提供有独立于在第一输入端子和第二输入端子上提供的光电二极管差分电压的电源电压。如图2所示，第一TIA 222包括VDDL电平和VSSL电平，而第二TIA 221包括VDDH电平和VSSH电平。LS/DA 230也被示出为具有VDDL电平和VSSL电平。由于TIA的自偏置配置，这些上部(upper)和下部(lower)电源电压可独立于光电二极管偏置电压或光电二极管差分电压。
在图2中，VDDH电平大约为3V，VSSH大约为2V，VDDL大约为1V，并且VSSL大约为0V。输入TIA偏压大约处于VDD/VSS轨之间，这导致在光电二极管210上产生大约2V的反向偏压。在实施方式中，高侧TIA(第二TIA)电流可再循环到低侧TIA中。利用在高侧(第二TIA)和低侧(第二TIA)TIA至LS/DA上的AC耦接，可实现高侧电平移位，以具有更小或最小的偏斜(skew)。对于在2到3V范围内的VDDH，VPD(光电二极管)反向偏压的范围从大约1到2V。至LS/DA的AC耦接实现了宽偏压范围。在各种实施方式中，所确定的偏压范围和值可取决于应用类型或加工技术的特征。
图3为示出根据本发明的实施方式的全差分跨阻抗放大器装置的简化电路图。如图所示，装置300包括耦接至第一TIA 322和第二TIA 321的光电二极管310。第一和第二TIA耦接至包括模块331和332的LS/DA。LS/DA的模块331包括上移(up-shifting)装置和下移(down-shifting)装置，上移装置和下移装置被配置为减轻在第一TIA和第二TIA之间的数据位的任何失配。LS/DA可包括具有差分电压输出的差分放大器并且可配置有电平移位器(level shifter)，如在模块332中所示的。还可设置增益放大器(增益调整)，以校正来自上移装置或下移装置的任何损耗。例如，晶体管333被标记为如图1B中所示的深n阱NFET。
该实施方式包括以下优点：能够使n阱区浮置在正电压，以允许差分TIA 321/32堆叠在多个电源轨(提供跨接光电二极管310的2V偏压)之间。而且，TIA 321/322的每一个包括开关机构340，开关机构340包括Vsw、开关元件和Rf电阻器。这些开关以两个不同的比特率(例如，10G和28G等)提供双模式操作。
在实施方式中，本发明可提供跨阻抗放大器(TIA)装置。该装置可包括具有多个CMOS单元的半导体电路。这些CMOS单元的每一个可包括深n型阱区域。在特定的实施方式中，使用28nm加工技术配置多个CMOS单元。
该装置还可包括使用多个第一CMOS单元来配置的第一TIA以及使用多个第二CMOS单元来配置的第二TIA。第一TIA包括第一输入端子和第一输出端子，而第二TIA包括第二输入端子和第二输出端子。第二TIA被配置成使得相对于至多个第二CMOS单元的每一个的深n阱的施加电压，第二输入端子可操作在任何正电压电平下。
在特定的实施方式中，第一TIA包括VDDL电平和VSSL电平，而第二TIA包括VDDH电平和VSSH电平。每个TIA可被提供有独立于在第一和第二输入端子上提供的光电二极管差分电压的电源电压。而且，第一和第二TIA的每一个可包括用于至少两个比特率的第一开关装置。
该装置可包括耦接在第一输入端子与第二输入端子之间的光电二极管。在特定的实施方式中，光电二极管的特征在于范围从约0.6到约0.9安培/瓦的响应值。
而且，该装置可包括耦接至第一输出端子和第二输出端子的LS/DA。在特定的实施方式中，LS/DA可包括上移装置和下移装置，上移装置和下移装置被配置为减轻在第一TIA与第二TIA之间的数据位的任何失配。LS/DA包括具有差分电压输出的差分放大器。
在实施方式中，该装置可进一步包括被配置为校正由上移装置或下移装置提供的任何损耗的增益放大器。LS/DA还可配置有电平移位器。
在实施方式中，该装置可进一步包括AC电源，该AC电源耦接至第一电容器并且被配置到第一输出端子。AC电源还耦接至第二电容器并且被配置到第二输出端子。
在实施方式中，该装置可进一步包括耦接至第一TIA和第二TIA的每一个的时钟数据恢复模块。该时钟数据恢复模块可配置有多个CMOS单元。该装置还可包括耦接至第一TIA和第二TIA的每一个的数字信号处理器模块。
尽管上面全面地描述了特定的实施方式，但是可使用各种修改、替代构造以及等同物。因此，以上描述和说明不应被视为限制由所附权利要求限定的本发明的范围。
图4为示出根据本发明的实施方式的全差分耦接AC的跨阻抗放大器装置的简化电路图。如图所示，装置400包括耦接至第一TIA 422和第二TIA 421的光电二极管410。第一TIA和第二TIA耦接至LS/DA，LS/DA包括模块441、442和432。TIA 421/422的每一个包括开关机构440(其包括Vsw、开关元件以及Rf电阻器)。这些开关以两个不同的比特率(例如，10G和28G)提供双模式操作。
第一和第二TIA 421/422可与AC电源AC耦接，该AC电源分别耦接至第一电容器和第二电容器并且被配置到第一TIA输出和第二TIA输出。在特定的实施方式中，第一和第二电容器可包括金属-绝缘体-金属(MIM)电容器，如在条目450中所示的。例如，MIM电容器可具有3.0pF的电容并且具有3×40的微米尺寸。耦接AC的TIA具有不经受电平移位器损耗的优点，并且更适合于与需要大于1V偏压的光电二极管接口。模块441和442形成耦接至第一和第二电容器耦合以及增益单元模块432的输入共模反馈(ICMFB)模块。各种实施方式可包括大型耦合电容器和/或大型输入共模反馈电阻器。
本发明还提供了一种在单个集成电路(IC)芯片装置上配置的系统。该系统可包括半导体衬底，半导体衬底包括多个CMOS单元。这些CMOS单元的每一个包括深n型阱区。该系统包括TIA模块，TIA模块包括第一TIA和第二TIA。第一TIA包括第一输入端子和第一输出端子。使用多个第一CMOS单元来配置第一TIA。第二TIA包括第二输入端子和第二输出端子。使用多个第二CMOS单元来配置第二TIA，从而相对于施加至多个第二CMOS单元的每个的深n阱的电压，第二输入端子可操作在任何正电压电平下。
在实施方式中，该系统包括耦接在第一输入端子与第二输入端子之间的光电二极管。光电二极管被配置为分立器件(discrete device)并且与第一TIA和第二TIA分离。该系统包括耦接至第一输出端子和第二输出端子的LS/DA。在特定的实施方式中，第一和第二输入端子被提供有从大约1V到大约5V的范围内的差分电压。而且，该系统包括时钟和数据恢复(CDR)模块，时钟和数据恢复(CDR)模块耦接至TIA模块，并且配置有多个CMOS单元。当然，可存在其他变更、修改以及替换物。
图5为描述根据本发明的各种实施方式的跨阻抗放大器装置的特征的简化表格。表格500列出了在28nm CMOS TIA、45nm CMOS TIA以及130nm Bi-CMOS TIA之间的模拟比较的实例结果。根据本发明的实施方式，示出了28nm CMOS TIA具有相对130nm Bi-CMOS TIA可比较的性能。使用28nm工序的TIA设计为最佳增益和噪声特征提供了一些功率缺点。通过比较，由于需要额外增益阶段的低固有增益，45nm TIA设计经受较差的增益和带宽。而且，在这些实例中，CMOS TIA设计具有使用开关实现的10G/28G容量(capability)。
图6A和图6B为示出根据本发明的实施方式的28nm CMOS TIA的模拟的简化图。曲线图601示出了利用Iin,pp＝100微安模拟的随时间的电压，并且取向图602示出了利用Iin,pp＝1毫安模拟的随时间的电压。图6C和图6D为示出根据本发明的实施方式的45nm CMOS TIA的模拟的简化图。与图6A和图6B类似，曲线图603示出了利用Iin,pp＝100微安的模拟曲线图，并且曲线图604示出了利用Iin,pp＝1毫安的模拟。
图6E为示出根据本发明的各种实施方式的比较28nm CMOS TIA和45nm CMOS TIA的模拟的简化图。该曲线图605示出了在28Gbps处的模拟的差分Vout,pp相对Iin,pp。在45nmCMOS TIA中的更高的数据确定性抖动(DDJ)(其利用群延迟(GD)变化来测量)是由于较差的相位线性。为了获得更高的总带宽，TIA(第一阶段)增益减小，这导致引起更高的GD变化(在较低摆动(swing)处所看见的)的峰值(peaking)(更小的极点分离(pole splitting))。相比45nm CMOS TIA，对于相似的跨阻抗增益(～1.0千欧姆)和带宽(～17.5G)，28nm CMOSTIA被示出为给出了更好的线性和更高的电压摆动。
图7为示出根据本发明的实施方式的电源调节器的简化方框图。装置700是包括一对推拉式(push-pull)线性调节器710和720的多级电源调节器模块。使用通过电荷再循环方案的DC-DC下变频(down conversion)来支持多个电源域可节省功率。例如。推拉式线性调节器710、720可被堆叠为从3V参考调节2V和1V内部电压。通过在处于3×额定电压(即，1.0V)的3V系统中传送功率，负载电流减小3倍。可在如上所述的全差分自偏置TIA装置的各种实施方式中实施装置700。
图8为示出根据本发明的实施方式的跨阻抗放大器装置的简化方框图。如图所示，装置800包括光电二极管810，光电二极管810耦接至差分TIA(其后面是限幅放大器(LA)830)。差分TIA包括第一TIA 822和第二TIA 821。第一TIA 822可包括第一输入端子和第一输出端子。同样，第二TIA 821可包括第二输入端子和第二输出端子。光电二极管810耦接在第一输入端子与第二输入端子之间。LA 830可耦接至第一输出端子和第二输出端子。在LA830之后是CDR电路840，CDR电路840将数据发送至解串行器(de-serializer)模块850和缓冲器860。CDR电路840、解串行器850以及缓冲器860耦接至恢复时钟。在实施方式中，解串行器850包括从高速(x1)到低速(x1/N)型的N位解复用器。
图9为示出根据本发明的实施方式的跨阻抗放大器装置的简化方框图。如图所示，装置900包括光电二极管910，光电二极管910耦接至差分TIA(其后面是可变增益放大器(VGA)930)。差分TIA包括第一TIA922和第二TIA 921。第一TIA 922可包括第一输入端子和第一输出端子。同样，第二TIA 921可包括第二输入端子和第二输出端子。光电二极管910耦接在第一输入端子与第二输入端子之间。VGA 930可耦接至第一输出端子和第二输出端子。在VGA 930之后是跟踪与保持(THA)模块(其耦接至模数转换器(ADC)模块)。THA/ADC模块还耦接至数字信号处理器(DSP)，该处理器可配置有多个CMOS单元，以执行各种功能，例如，信道估计和补偿、频率/相位校准以及符号同步。
在实施方式中，本发明提供了一种配置在单个IC芯片装置上的系统。该系统可设置在具有多个CMOS单元的半导体衬底上，这些CMOS单元中的每个具有深n型阱区。该系统可包括差分TIA，其包括耦接至差分TIA的光电二极管，差分TIA之后是电平移位/差分放大器(LS/DA)。差分TIA包括第一TIA和第二TIA。第一TIA可包括第一输入端子和第一输出端子。同样，第二TIA可包括第二输入端子和第二输出端子。光电二极管耦接在第一输入端子与第二输入端子之间，如在节点处所示。在特定的实施方式中，光电二极管是与TIA装置分离的分立器件。LS/DA可耦接至第一输出端子和第二输出端子。
在实施方式中，本发明提供了自偏置差分TIA装置。TIA装置包括半导体衬底，半导体衬底包括多个CMOS单元。可使用28nm的加工技术配置这些CMOS单元。每个CMOS单元可包括深n型阱区，如前面在图1B中所述的。可使用多个第一CMOS单元来配置第一TIA，同时可使用多个第二CMOS单元来配置第二TIA，从而相对于施加至多个第二CMOS单元中的每个的深n阱的电压，第二输入端子可操作在任何正电压电平下。在特定的实施方式中，在第一输入端子与第二输入端子之间提供的差分电压的范围从约1伏特到约5伏特。
使用深n阱区，差分TIA可利用在TIA输入处的可定制的偏置电压来自偏置。可使用任何正电压电平(2V、3V、5V等)，只要跨接TIA具有1V，并且在第一TIA和第二TIA的输入之间具有至少2-5V的差分电压。光电二极管的特征可在于范围从约0.6到约0.9安培/瓦的响应值。
在特定的实施方式中，第一TIA和第二TIA中的每个可被提供有独立于在第一输入端子和第二输入端子上提供的光电二极管差分电压的电源电压。第一TIA包括VDDL电平和VSSL电平，而第二TIA包括VDDH电平和及VSSH电平。LS/DA也示出为具有VDDL电平和VSSL电平。由于TIA的自偏置配置，这些较高和较低电源电压可独立于光电二极管偏置电压或光电二极管差分电压。该系统的特定配置可与在图3和图4中描绘的实施方式相似。
在实施方式中，本发明提供了在1V深亚微米中设计的自偏置全差分TIA。随着CMOS技术规模化，自偏置工作电源电压。还提供了用于使多个高速同步的自动时钟相位调整结构。
未来的1THz和400GHz光纤链路降具有多个信道，这些信道具有在高速深亚微米CMOS技术中实现的单个硅芯片上的28G和10G光学接收器(Rx)。由于CMOS技术缩小为使电路和系统以更高的速度运行并且占用更小的芯片(管芯)面积，所以工作电源电压减小为用于更低的功率。在深亚微米CMOS工序中的传统FET晶体管具有非常低的击穿电压，结果，工作电源电压保持在大约1伏特。为了更好的光电流响应性，在28G和10G光学接收器中使用的光检测器(PD)在PD的阳极与阴极节点之间需要大于2伏特的偏置电压。
通常，在现有高速TIA中，PD AC耦接至跨阻抗放大器(TIA)和/或外部电压用于偏置PD。在PD与TIA之间的AC耦接降低了系统灵敏度。而且，利用多个信道(在传统实施方式中，超过50个信道)，外部偏置电路增加了系统复杂性并且提高了模块成本。本发明的实施方式消除了对外部偏置电路的需求并且将通过CMOS TIA内部地生成至PD的所有偏置电压。此外，在此描述的结构使PD AC耦接至TIA，这减小了噪声并且提高了灵敏度。
尽管上面完整地描述了特定的实施方式，但是可使用各种修改、替代构造以及等同物。因此，以上描述和说明不应被视为限制由所附权利要求限定的本发明的范围。

Claims (15)

1.一种跨阻抗放大器TIA装置，包括：
半导体衬底，包括多个CMOS单元，每个所述CMOS单元包括深n型阱区；
第一TIA，包括第一输入端子和第一输出端子，使用多个第一CMOS单元来配置所述第一TIA；以及
第二TIA，包括第二输入端子和第二输出端子，使用多个第二CMOS单元来配置所述第二TIA，使得相对于施加至多个所述第二CMOS单元的每一个的深n阱的电压，所述第二输入端子能操作在任何正电压电平下；
光电二极管，耦接在所述第一输入端子与所述第二输入端子之间；以及电平移位/差分放大器，耦接至所述第一输出端子和所述第二输出端子。
2.根据权利要求1所述的装置，其中，所述光电二极管的特征在于范围从约0.6到约0.9安培/瓦的响应值，其中，所述第一TIA包括VDDL电平和VSSL电平；并且其中，所述第二TIA包括VDDH电平和VSSH电平；其中，使用28nm的加工技术来配置多个所述CMOS单元。
3.根据权利要求1所述的装置，其中，所述第一TIA和所述第二TIA的每一个被提供有独立于在所述第一输入端子和所述第二输入端子上提供的光电二极管差分电压的电源电压。
4.根据权利要求1所述的装置，其中，所述第一TIA和所述第二TIA的每一个包括被配置为至少两个比特率的第一开关装置；并且其中，所述第一TIA和所述第二TIA耦接至400GHz的光链路或1THz的光链路。
5.根据权利要求2所述的装置，其中，所述电平移位/差分放大器包括上移装置和下移装置，所述上移装置和所述下移装置被配置为减轻在所述第一TIA和所述第二TIA之间的数据位的任何失配；其中，所述电平移位/差分放大器包括具有差分电压输出的差分放大器。
6.根据权利要求2所述的装置，其中，所述电平移位/差分放大器包括上移装置和下移装置，所述上移装置和所述下移装置被配置为减轻在所述第一TIA和所述第二TIA之间的数据位的任何失配；并且所述装置进一步包括增益放大器，所述增益放大器被配置为校正由所述上移装置或所述下移装置提供的任何损耗；其中，所述电平移位/差分放大器包括具有差分电压输出的差分放大器。
7.根据权利要求6所述的装置，进一步包括配置有所述电平移位/差分放大器的电平移位器。
8.根据权利要求1所述的装置，进一步包括：耦接至第一电容器并被配置到所述第一输出端子的AC电源；以及耦接至第二电容器并被配置到所述第二输出端子的AC电源。
9.根据权利要求1所述的装置，进一步包括耦接至所述第一TIA和所述第二TIA的每一个的时钟数据恢复模块，所述时钟数据恢复模块配置有多个所述CMOS单元。
10.根据权利要求1所述的装置，进一步包括耦接至第一TIA和第二TIA的每一个的数字信号处理器模块。
11.一种配置在单个集成电路(IC)芯片装置上的系统，所述系统包括：
半导体衬底，包括多个CMOS单元，每个所述CMOS单元包括深n型阱区；
跨阻抗放大器TIA模块，包括：
第一TIA，包括第一输入端子和第一输出端子，使用多个第一CMOS单元来配置所述第一TIA；
第二TIA，包括第二输入端子和第二输出端子，使用多个第二CMOS单元来配置所述第二TIA，使得相对于施加至多个所述第二CMOS单元的每一个的深n阱的电压，所述第二输入端子能操作在任何正电压电平下；
光电二极管，耦接在所述第一输入端子与所述第二输入端子之间，所述光电二极管是分立器件并且与所述第一TIA和所述第二TIA分离；
电平移位/差分放大器，耦接至所述第一输出端子和所述第二输出端子；并且
由此所述第一输入端子和所述第二输入端子被提供有范围从约1V到约5V的差分电压；
时钟和数据恢复(CDR)模块，耦接至所述TIA模块，并且配置有多个CMOS单元。
12.根据权利要求11所述的系统，其中，所述光电二极管的特征在于范围从约0.6到约0.9安培/瓦的响应值；其中，所述第一TIA包括VDDH电平和VSSH电平；并且其中，所述第二TIA包括VDDL电平和VSSL电平。
13.根据权利要求11所述的系统，其中，使用28nm的加工技术或小于20nm的加工技术来配置多个所述CMOS单元；其中，所述第一TIA和所述第二TIA的每一个被提供有独立于在所述第一输入端子和所述第二输入端子上提供的光电二极管差分电压的电源电压；其中，所述第一TIA和所述第二TIA的每一个包括被配置为至少两个比特率的第一开关装置。
14.根据权利要求11所述的系统，其中，所述电平移位/差分放大器包括上移装置和下移装置，所述上移装置和所述下移装置被配置为减轻在所述第一TIA与所述第二TIA之间的数据位的任何失配；其中，所述电平移位/差分放大器包括具有差分电压输出的差分放大器。
15.根据权利要求11所述的系统，其中，所述电平移位/差分放大器包括上移装置和下移装置，所述上移装置和所述下移装置被配置为减轻在所述第一TIA与所述第二TIA之间的数据位的任何失配；其中，所述电平移位/差分放大器包括具有差分电压输出的差分放大器；并且所述系统进一步包括增益放大器，所述增益放大器被配置为校正由所述上移装置或所述下移装置提供的任何损耗；配置有所述电平移位/差分放大器的电平移位器；并且所述系统进一步包括耦接至所述第一TIA和所述第二TIA的每一个并配置有多个CMOS单元的数字信号处理器模块。
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