CN104461812B - 一种利用已有Verilog BFM构造UVM验证组件的方法 - Google Patents
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Abstract
本发明公开一种利用已有Verilog BFM构造UVM验证组件的方法，属于计算机构造验证领域，对已有的Verilog BFM改造；将改造后的Verilog BFM集成到UVM验证环境中；本发明不用对之前的总线模型做太多修改，就使其能在新的UVM环境中得到使用，有效利用了现有资源，修改最少的代码，节省最多的时间，极大缩短验证周期，避免验证平台本身产生的错误影响验证进度。
Description
技术领域
本发明公开一种构造UVM验证组件的方法，属于计算机构造验证领域，具体地说是一种利用已有Verilog BFM构造UVM验证组件的方法。
背景技术
Verilog是一种广泛应用于FPGA以及数字ASIC设计的硬件描述语言，使用它描述数字逻辑电路，同时使用它描述电路的外围设备来构建仿真平台。早期的总线功能模型BFM（bus functional model）是工程师用Verilog等硬件描述语言构建的电路外围设备的模型，来产生各种激励来驱动所设计的电路的模型，并检测电路的输出，来判断电路的功能是否符合预期。
随着数字电路技术的发展，传统的Verilog语言已经不能满足构建总线功能模型BFM进行数字电路验证的需要，新的验证语言开始出现。现在最广泛使用的SystemVerilog语言在原有Verilog语言的基础上，增加了约束随机激励，功能覆盖率检查，面向对象编程，断言等属性，能够更好的满足复杂电路验证的需求。UVM是芯片验证业界最新研发的一种验证方法学。UVM提供基于SystemVerilog语言开发的一套库函数，通过调用库可以省去从零开始开发验证环境的麻烦。如果想从之前的面向数字逻辑的Verilog语言到具有面向对象属性的SystemVerilog的迁移，从基于Verilog的验证环境迁移到UVM验证环境，这并不简单， UVM环境中复用之前的Verilog总线功能模型BFM是关键一步。为了实现这种复用，本发明提供一种利用已有Verilog BFM构造UVM验证组件的方法，不用对之前的总线模型做太多修改，就使其能在新的UVM环境中得到使用，有效利用了现有资源，修改最少的代码，节省最多的时间，极大缩短验证周期，避免验证平台本身产生的错误影响验证进度。
发明内容
本发明针对现有技术存在的不足和问题，为解决从基于Verilog的验证环境迁移到UVM验证环境时，UVM环境中复用之前的Verilog总线功能模型BFM的难题，提供一种利用已有Verilog BFM构造UVM验证组件的方法。
提出的具体方案是：
一种利用已有Verilog BFM构造UVM验证组件的方法，具体步骤为：
对已有的Verilog BFM改造：选择协议中的driver，根据driver在协议中的数据发送情况，在Verilog BFM中加入数据包信息的信号以及发送开始结束信号；
在Verilog module的端口列表中把数据包信息的信号封在一个interface中，然后通过这个interface跟Verilog BFM连接，根据interface进入的数据包信息来驱动发送信号；
将改造后的Verilog BFM集成到UVM验证环境中：创建一个uvm_driver，在它的run_phase中，将从sequece_item中得到的随机化的数据包信息，不断发送给虚拟接口，uvm_driver起到连接UVM环境与Verilog BFM的桥梁作用，无实际工作；
验证环境顶层例化uvm_driver与Verilog BFM之间的接口，并通过uvm_config_db把它传递给driver中的虚拟接口，完成改造后的Verilog BFM集成到UVM验证环境。
所述的选择协议中的driver，选择的是rapidio协议中的driver，所述的数据包信息按照rapidio协议进行串行发送。
所述的数据包信息信号包括数据包的类型，长度，源器件号码，目的器件号码，数据负载。
所述的数据负载的长度是不固定的，使用队列来存储数据负载的长度信息。
本发明的有益之处是：本发明通过对现有的Verilog BFM进行改造，并连接到UVM平台中，有效利用了现有资源，修改最少的代码，节省最多的时间，极大缩短验证周期，避免验证平台本身产生的错误影响验证进度。
附图说明
图1是基于Verilog实现的验证环境的基本结构示意图；
图2是标准UVM验证环境的结构示意图；
图3是uvm_driver与Verilog BFM连接的框架示意图。
具体实施方式
下面结合附图说明。
如图1，中间是被测电路的逻辑描述，左边是激励产生的总线模型BFM，右边是响应检测的总线模型BFM。无论是激励产生或者响应检测模型，一般都封装在Verilog的module中，在module中通过fuction或者task来产生各种激励或者收集各种响应，来模拟被测电路的外部设备。三部分在顶层中被例化，并且相互连接。示例程序为：
如图2，图片左面是UVM验证平台中的被测对象（DUT）。中间部分是环境主体uvmenv，其中包括多个实体uvm agent。每个uvm agent中包括序列器sequencer，驱动器driver，检测器monitor。每个uvm agent通过一个接口跟被测对象连接。序列器负责产生测试序列，驱动器负责把测试序列转变为信号上面的数据流，并加载到被测对象，检测器负责把信号上面的数据流转换为序列。虚拟序列器（virtual sequencer）会安排各个子序列器按一定顺序执行。记分牌（scoreboard）会对每个实体收集到的报文进行记录比较。以上各个UVM部件都是标准UVM验证环境中不可缺少的。这里的UVM验证平台，除了DUT与顶层TB_TOP外其他部件完全由SystemVerilog的class来构建。如果具体分析这些类，会发现除了uvm_monitor与uvm_driver会直接与被测对象通信外，其他的类都不与被测对象直接相关，而这些不直接相关的类，在所有UVM验证环境中，基本都是通用的。我们在基于UVM方法开发验证环境时，需要投入精力最多的，也就是针对不同的DUT构建相应的monitor与driver的类。
下面就以一个rapidio协议的driver为例，说明这个改造和集成过程。
rapidio driver的Verilog BFM原本没有输入信号，是通过内部定义顺序执行的task，不断产生不同的数据包，并且将这些数据包按照rapidio协议进行串行发送。在Verilog BFM中加入数据包信息的信号以及发送开始结束信号，这里数据包信息信号包括包的类型，长度，源器件号码，目的器件号码，数据负载等信息。由于数据负载的长度是不固定的，所以这里必须使用队列来存储这个信息，而Verilog module的端口列表中不支持这个数据格式的定义，必须把它封在一个interface中，然后通过这个interface跟这个Verilog BFM连接。在这个Verilog BFM中，根据interface进入的数据包信息来驱动发送串行信号；
完成了对Verilog BFM的修改，需要把它连接到UVM环境中。创建一个uvm_driver，在它的run_phase中，将从sequece_item中得到的随机化的数据包信息，不断发送给虚拟接口，这个uvm_driver所做的工作，只是一个连接UVM环境与Verilog BFM的桥梁，没有什么实际工作，所以代码相对简单，如下：
为了连接这个uvm_driver与Verilog BFM，另外一件需要做的事情是在验证环境顶层例化uvm_driver与Verilog BFM之间的接口，并通过uvm_config_db把它传递给driver中的虚拟接口。
Claims (4)
1.一种利用已有Verilog BFM构造UVM验证组件的方法，其特征是具体步骤为：
对已有的Verilog BFM改造：选择协议中的driver，根据driver在协议中的数据发送情况，在Verilog BFM中加入数据包信息的信号以及发送开始结束信号；
在Verilog module的端口列表中把数据包信息的信号封在一个interface中，然后通过这个interface跟Verilog BFM连接，根据interface进入的数据包信息来驱动发送信号；
将改造后的Verilog BFM集成到UVM验证环境中：创建一个uvm_driver，在它的run_phase中，将从sequece_item中得到的随机化的数据包信息，不断发送给虚拟接口，uvm_driver起到连接UVM环境与Verilog BFM的桥梁作用，无实际工作；
验证环境顶层例化uvm_driver与Verilog BFM之间的接口，并通过uvm_config_db把它传递给driver中的虚拟接口，完成改造后的Verilog BFM集成到UVM验证环境。
2.根据权利要求1所述的一种利用已有Verilog BFM构造UVM验证组件的方法，其特征是所述的选择协议中的driver，选择的是rapidio协议中的driver，所述的数据包信息按照rapidio协议进行串行发送。
3.根据权利要求2所述的一种利用已有Verilog BFM构造UVM验证组件的方法，其特征是所述的数据包信息信号包括数据包的类型，长度，源器件号码，目的器件号码，数据负载。
4.根据权利要求3所述的一种利用已有Verilog BFM构造UVM验证组件的方法，其特征是所述的数据负载的长度是不固定的，使用队列来存储数据负载的长度信息。
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