CN104408001A - 高精度多路数据同步采集装置 - Google Patents

高精度多路数据同步采集装置 Download PDF

Info

Publication number
CN104408001A
CN104408001A CN201410765117.9A CN201410765117A CN104408001A CN 104408001 A CN104408001 A CN 104408001A CN 201410765117 A CN201410765117 A CN 201410765117A CN 104408001 A CN104408001 A CN 104408001A
Authority
CN
China
Prior art keywords
circuit
signal input
signal
fpga
output terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410765117.9A
Other languages
English (en)
Other versions
CN104408001B (zh
Inventor
赵琳
陈晓博
黄卫权
刘源
王艺鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harbin Engineering University
Original Assignee
Harbin Engineering University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harbin Engineering University filed Critical Harbin Engineering University
Priority to CN201410765117.9A priority Critical patent/CN104408001B/zh
Publication of CN104408001A publication Critical patent/CN104408001A/zh
Application granted granted Critical
Publication of CN104408001B publication Critical patent/CN104408001B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Position Fixing By Use Of Radio Waves (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

高精度多路数据同步采集装置，涉及高精度多路数据同步采集技术。本发明中GNSS设备的GPS秒脉冲信号输出端连接高精度多路授时模块的GPS秒脉冲信号输入端，高精度多路授时模块共包括多个电平秒脉冲信号输出端，其中一个输出端连接基准设备，其他输出端连接被试设备；高精度多路授时模块还同时将TTL电平秒脉冲信号通过高速光纤串行总线发送给工业控制主机；基准设备和每台被试设备的测试信号输出端分别连接接口模块的一个测试信号输入端。本发明能够大幅度提升数据同步采集装置的同步性能，使硬件的集成化得到进一步提升，体积大大减小；信息传输速率与可靠性均得到提高，存储设备具备防震功能。本发明适用于对船舶系统的测试。

Description

高精度多路数据同步采集装置
技术领域
本发明涉及高精度多路数据同步采集技术。
背景技术
随着电子技术和计算机技术的不断发展，船舶测试系统的数字化、集成化程度越来越高，测试系统也越发复杂，高精度的船舶系统测试，对系统中多路被测设备数据的同步采集性提出了更高的要求。传统船舶使用的数据同步采集装置多采用GPS秒脉冲信号直接转发方式同步录取信息，同步性能为微秒量级，同步性较差；对外部数据进行录取的接口部分多采用若干块串口卡实现，接口部分几乎占据一个机箱的体积，硬件集成度不高；采用普通的串行总线技术，数据传输速率和稳定性较差；采用单个机械硬盘存储，防震能力差，没有冗余的备份配置。
发明内容
本发明的目的是为了解决船舶测试系统中的数据同步采集装置同步性能差、硬件集成度低、数据传输速率低并且稳定性差的问题，提供一种高精度多路数据同步采集装置。
本发明所述的高精度多路数据同步采集装置包括GNSS设备、高精度多路授时模块、接口模块、高速光纤串行总线、工业控制主机和大容量固态硬盘；
接口模块包括一号FPGA电路和二号FPGA电路，所述一号FPGA电路的配置文件输入/输出端连接二号FPGA电路的配置文件输出/输入端；
所述的GNSS设备的GPS秒脉冲信号输出端连接高精度多路授时模块的GPS秒脉冲信号输入端，高精度多路授时模块共包括n+1个TTL电平秒脉冲信号输出端，其中一个输出端用于连接基准设备的TTL电平秒脉冲信号输入端，另外n个输出端分别连接n台被试设备的TTL电平秒脉冲信号输入端；
该高精度多路授时模块还同时将TTL电平秒脉冲信号通过高速光纤串行总线发送给工业控制主机；
基准设备的测试信号输出端和每台被试设备的测试信号输出端分别连接一号FPGA电路的一个测试信号输入端，该一号FPGA电路将测试数据处理后通过高速光纤串行总线发送至工业控制主机；
大容量固态硬盘与工业控制主机连接。
本发明使用高精度多路授时模块能够大幅度提升数据同步采集装置的同步性能(同步性能达到ns量级)，与传统的直接转发GPS秒脉冲信号的方式相比，同步性能提高了两个数量级；使用FPGA设计制作的接口模块只有一块电路板，使硬件的集成化得到进一步提升，体积大大减小；使用高速光纤串行总线提高了信息传输速率和可靠性，使用三块大容量的固态硬盘使存储存储设备具备了防震能力，并且使存储具有了冗余功能。
附图说明
图1为本发明所述的高精度多路数据同步采集装置的原理框图；
图2为实施方式中的高精度多路授时模块的原理框图。
具体实施方式
具体实施方式一：结合图1说明本实施方式，本实施方式所述的高精度多路数据同步采集装置包括GNSS设备1、高精度多路授时模块2、接口模块3、高速光纤串行总线4、工业控制主机5和大容量固态硬盘6；
接口模块3包括一号FPGA电路3-1和二号FPGA电路3-2，所述一号FPGA电路3-1的配置文件输入/输出端连接二号FPGA电路3-2的配置文件输出/输入端；
所述的GNSS设备1的GPS秒脉冲信号输出端连接高精度多路授时模块2的GPS秒脉冲信号输入端，高精度多路授时模块2共包括n+1个TTL电平秒脉冲信号输出端，其中一个输出端用于连接基准设备7的TTL电平秒脉冲信号输入端，另外n个输出端分别连接n台被试设备8的TTL电平秒脉冲信号输入端；
该高精度多路授时模块2还同时将TTL电平秒脉冲信号通过高速光纤串行总线4发送给工业控制主机5；
基准设备7的测试信号输出端和每台被试设备8的测试信号输出端分别连接一号FPGA电路3-1的一个测试信号输入端，该一号FPGA电路3-1将测试数据处理后通过高速光纤串行总线4发送至工业控制主机5；
大容量固态硬盘6与工业控制主机5连接。
本实施方式中，大容量固态硬盘6容量为1T，用于对测试数据进行存储备份。GNSS设备1用于发送GPS秒脉冲信号，高精度多路授时模块2能够在接收到GPS秒脉冲信号后对秒脉冲进行捕获和跟踪，并同步转发为n+1路TTL电平秒脉冲信号，所述n+1路TTL电平秒脉冲信号作为n台被试设备8和基准设备7的同步信号，高精度多路授时模块2将所述同步信号通过高速光纤串行总线4发送给接口模块3和工业控制主机5。经测试，各路同步信号之间的时差不超过12us，时差最小值仅为纳秒量级。高精度多路授时模块2在没有接收到GPS秒脉冲信号的情况下也可以同步输出n路TTL电平秒脉冲信号，720小时累计误差不超过1ms，且各路同步信号之间时差不超过12us，经GPS秒脉冲信号校准后可提高同步性能。
本实施方式中接口模块3和工业控制主机5通过高速光纤串行总线4接收高精度多路授时模块2输出的同步信号，以秒脉冲为间隔分时段对接收数据进行处理和显示。
上述高精度多路数据同步采集装置在使用时，需要连接一台基准设备7，该基准设备7的各项指标都正常，其测试数据作为判断被试设备8的测试数据是否正常的基准。
上述高精度多路数据同步采集装置采集数据的具体过程如下：
步骤一：高精度多路授时模块2接收到第一个GPS秒脉冲信号后同步转发为n+1路TTL电平秒脉冲信号，作为被试设备8和基准设备7的同步信号，并将同步信号通过高速光纤串行总线传输给接口模块3和工业控制主机5；
步骤二：接口模块3在接收到同步信号后做好对数据接收处理的准备，工业控制主机5在接收到同步信号后做好对数据进行显示的准备，基准设备7和n台被试设备8在接收到同步信号后向接口模块3发送数据；
步骤三：接口模块3中的一号FPGA电路3-1对基准设备7和被试设备8发来的被测数据进行加戳处理，并将加戳处理后的数据通过高速光纤串行总线4传输给工业控制主机5，工业控制主机5对接收到的数据进行显示，并将被试设备8的被测数据与基准设备7的被测数据进行对比，判断被试设备8的被测数据是否在正常范围之内；
步骤四：高精度多路授时模块2接收到第二个GPS秒脉冲信号，然后重复步骤一到步骤三，工业控制主机5将接收到的数据不断刷新显示。
具体实施方式二：结合图2说明本实施方式，本实施方式是对实施方式一所述的高精度多路数据同步采集装置的进一步限定，本实施方式中，所述的高精度多路授时模块2包括滤波电路2-1、FPGA控制电路2-2、DA转换器2-3、恒温晶振2-4、50M晶振2-5、FPGA配置模块2-6、输出扩展模块2-7、n+1个单路反相器闸2-8、n+1个光电耦合器2-9、n+1个三态输出单路总线缓冲器2-10；其中n为大于2的整数；
滤波电路2-1的信号输入端为高精度多路授时模块2的GPS秒脉冲信号输入端，滤波电路2-1的滤波后信号输出端连接FPGA控制电路2-2的捕捉信号输入端，FPGA控制电路2-2的压控信号输出端连接DA转换器2-3的压控信号输入端，DA转换器2-3的压控信号输出端连接恒温晶振2-4的压控信号输入端，恒温晶振2-4的信号输出端连接FPGA控制电路2-2的频率信号输入端，输出扩展模块2-7的分频信号输入端连接FPGA控制电路2-2的分频信号输出端，输出扩展模块2-7包括n+1路扩展时钟信号输出端，输出扩展模块2-7的每路时钟信号输出端均连接一个单路反相器闸2-8的信号输入端，n+1个单路反相器闸2-8的信号输出端分别连接n+1个光电耦合器2-9的信号输入端，n+1个光电耦合器2-9的信号输出端分别连接n+1个三态输出单路总线缓冲器2-10的信号输入端，n+1个三态输出单路总线缓冲器2-10的输出端为高精度多路授时模块2的TTL电平秒脉冲信号输出端，用于输出n+1路TTL电平时钟信号，该TTL电平时钟信号即为TTL电平秒脉冲信号，50M晶振2-5的时钟信号输出端连接FPGA控制电路2-2的起振信号输入端，FPGA配置模块2-6的配置文件信号输入输出端连接FPGA控制电路2-2的配置文件信号输入输出端。
本实施方式采用双反相器和光电耦合器能实现板卡过流保护功能，使授时板卡输出稳定可靠的高精度授时信号，即TTL电平秒脉冲信号，完成对船舶测试设备的精确授时任务。本实施方式中FPGA配置模块采用PROM型FPGA芯片，采用PROM型FPGA芯片的并行配置模式，配置时间<＝200Ms，不会对系统初始化造成影响。系统具备硬件可重构能力，具有很大的升级潜力。
传统的授时模块通常采用开环GPS秒脉冲信号处理授时方式，难以满足设备长时间、高精度稳定输出要求。本实施方式中的基于FPGA和恒温晶振的高精度多路授时模块2块使用了数字锁相技术，可以采用外部秒脉冲为参考校准时钟，同时使用恒温晶振作为分频器的时钟源，配合基于反馈校准的压控算法，不仅能够实现高精度无累积误差的时统信号输出，而且能够在不提供秒脉冲信号的条件下长时间稳定输出时统信号，实现了授时系统误差信号的误差无积累输出。
具体实施方式三：本实施方式是对实施方式二所述的高精度多路数据同步采集装置的进一步限定，本实施方式中，所述的FPGA控制电路2-2包括信号捕获电路2-2-1、相位差计算电路2-2-2、PID控制电路2-2-3、107分频电路2-2-4和数字锁相环电路2-2-5；
信号捕获电路2-2-1的信号输入端为FPGA控制电路2-2的捕捉信号输入端，信号捕获电路2-2-1的信号输出端连接相位差计算电路2-2-2的信号输入端，相位差计算电路2-2-2的相位差信号输出端连接PID控制电路2-2-3的相位差信号输入端，PID控制电路2-2-3的压控信号输出端为FPGA控制电路2-2的压控信号输出端，107分频电路2-2-4的信号输入端为FPGA控制电路2-2的频率信号输入端，107分频电路2-2-4的分频信号输出端同时连接相位差计算电路2-2-2的分频信号输入端、信号捕获电路2-2-1的分频信号输入端和输出扩展模块2-7的分频信号输入端，数字锁相环电路2-2-5的信号输入端连接50M晶振2-5的时钟信号输出端，数字锁相环电路2-2-5的时钟信号输出端同时连接信号捕获电路2-2-1的时钟信号输入端、相位差计算电路2-2-2的时钟信号输入端、PID控制电路2-2-3的时钟信号输入端和107分频电路2-2-4的时钟信号输入端，信号捕获电路2-2-1的配置文件信号输入输出端、相位差计算电路2-2-2的配置文件信号输入输出端、PID控制电路2-2-3的配置文件信号输入输出端、107分频电路2-2-4的配置文件信号输入输出端和数字锁相环电路2-2-5的配置文件信号输入输出端均连接FPGA配置模块2-6的配置文件信号输入输出端。
本实施方式中恒温晶振2-4采用型号为OCXO，10M恒温晶振。相位差计算电路2-2-2、PID控制电路2-2-3、DA转换器2-3、10M恒温晶振2-4和107分频电路2-2-4构成了基于反馈校准压控算法的数字锁相环。10M恒温晶振2-4经过此技术处理后输出信号经分频可得到高精度的无积累误差的授时信号。
具体实施方式四：结合图1说明本实施方式，本实施方式是对实施方式一所述的高精度多路数据同步采集装置的进一步限定，本实施方式中，所述的一号FPGA电路3-1包括多路串口信号处理电路3-1-1和多个同步数据接收电路3-1-2，每个同步数据接收电路3-1-2包括一个接口电路，该接口电路的输入端为一号FPGA电路3-1的测试信号输入端，接口电路的输出端连接多路串口信号处理电路3-1-1的测试信号输入端。
具体实施方式五：本实施方式是对实施方式一所述的高精度多路数据同步采集装置的进一步限定，本实施方式中，所述的大容量固态硬盘6包括三块独立的固态硬盘，三块固态硬盘均分别与工业控制主机5连接。
本实施方式中，工业控制主机5将接收到的数据同时存储在三块固态硬盘中。
工业控制主机5中嵌入由软件实现的数据库，该数据库通过C++编写，用于组织、存储和管理数据。数据库提供用户提取数据的接口，并具有提取数据的一种容错机制：少数服从多数的仲裁方法。
仲裁方法为：数据库分别提取存储在三块固态硬盘中的同一时段的数据进行对比，设三部分数据的有效输出分别为D1、D2和D3，如果D1、D2和D3均相同，则表示三块硬盘的数据输出都正常，数据库将该数据作为大容量固态硬盘6的总输出D，如果D1、D2和D3中只有两个相同，则认为相同的两个数据是正确的，则数据库将正确的数据作为大容量固态硬盘6的总输出D，与D不同的数据被判断为错误数据进而被回写。例如：若D1、D2和D3均相同，则说明存储数据无误，可正常用于分析，若D1和D2相同，但与D3不同，则认为D1和D2是正确的，D3是错误的，采用D1和D2用于数据分析使用，并将D3做为错误数据进行回写。
具体实施方式六：本实施方式是对实施方式一所述的高精度多路数据同步采集装置的进一步限定，本实施方式中，所述的一号FPGA电路3-1采用XC4VFX12SFG363型FPGA实现。
具体实施方式七：本实施方式是对实施方式一所述的高精度多路数据同步采集装置的进一步限定，本实施方式中，所述的二号FPGA电路3-2采用PROM型FPGA配置芯片实现。

Claims (8)

1.高精度多路数据同步采集装置，其特征在于：它包括GNSS设备(1)、高精度多路授时模块(2)、接口模块(3)、高速光纤串行总线(4)、工业控制主机(5)和大容量固态硬盘(6)；
接口模块(3)包括一号FPGA电路(3-1)和二号FPGA电路(3-2)，所述一号FPGA电路(3-1)的配置文件输入/输出端连接二号FPGA电路(3-2)的配置文件输出/输入端；
所述的GNSS设备(1)的GPS秒脉冲信号输出端连接高精度多路授时模块(2)的GPS秒脉冲信号输入端，高精度多路授时模块(2)共包括n+1个TTL电平秒脉冲信号输出端，其中一个输出端用于连接基准设备(7)的TTL电平秒脉冲信号输入端，另外n个输出端分别连接n台被试设备(8)的TTL电平秒脉冲信号输入端；
该高精度多路授时模块(2)还同时将TTL电平秒脉冲信号通过高速光纤串行总线(4)发送给工业控制主机(5)；
基准设备(7)的测试信号输出端和每台被试设备(8)的测试信号输出端分别连接一号FPGA电路(3-1)的一个测试信号输入端，该一号FPGA电路(3-1)将测试数据处理后通过高速光纤串行总线(4)发送至工业控制主机(5)；
大容量固态硬盘(6)与工业控制主机(5)连接。
2.根据权利要求1所述的高精度多路数据同步采集装置，其特征在于：所述的高精度多路授时模块(2)包括滤波电路(2-1)、FPGA控制电路(2-2)、DA转换器(2-3)、恒温晶振(2-4)、50M晶振(2-5)、FPGA配置模块(2-6)、输出扩展模块(2-7)、n+1个单路反相器闸(2-8)、n+1个光电耦合器(2-9)、n+1个三态输出单路总线缓冲器(2-10)；其中n为大于2的整数；
滤波电路(2-1)的信号输入端为高精度多路授时模块(2)的GPS秒脉冲信号输入端，滤波电路(2-1)的滤波后信号输出端连接FPGA控制电路(2-2)的捕捉信号输入端，FPGA控制电路(2-2)的压控信号输出端连接DA转换器(2-3)的压控信号输入端，DA转换器(2-3)的压控信号输出端连接恒温晶振(2-4)的压控信号输入端，恒温晶振(2-4)的信号输出端连接FPGA控制电路(2-2)的频率信号输入端，输出扩展模块(2-7)的分频信号输入端连接FPGA控制电路(2-2)的分频信号输出端，输出扩展模块(2-7)包括n+1路扩展时钟信号输出端，输出扩展模块(2-7)的每路时钟信号输出端均连接一个单路反相器闸(2-8)的信号输入端，n+1个单路反相器闸(2-8)的信号输出端分别连接n+1个光电耦合器(2-9)的信号输入端，n+1个光电耦合器(2-9)的信号输出端分别连接n+1个三态输出单路总线缓冲器(2-10)的信号输入端，n+1个三态输出单路总线缓冲器(2-10)的输出端为高精度多路授时模块(2)的TTL电平秒脉冲信号输出端，用于输出n+1路TTL电平时钟信号，该TTL电平时钟信号即为TTL电平秒脉冲信号，50M晶振(2-5)的时钟信号输出端连接FPGA控制电路(2-2)的起振信号输入端，FPGA配置模块(2-6)的配置文件信号输入输出端连接FPGA控制电路(2-2)的配置文件信号输入输出端。
3.根据权利要求2所述的高精度多路数据同步采集装置，其特征在于：所述的FPGA控制电路(2-2)包括信号捕获电路(2-2-1)、相位差计算电路(2-2-2)、PID控制电路(2-2-3)、107分频电路(2-2-4)和数字锁相环电路(2-2-5)；
信号捕获电路(2-2-1)的信号输入端为FPGA控制电路(2-2)的捕捉信号输入端，信号捕获电路(2-2-1)的信号输出端连接相位差计算电路(2-2-2)的信号输入端，相位差计算电路(2-2-2)的相位差信号输出端连接PID控制电路(2-2-3)的相位差信号输入端，PID控制电路(2-2-3)的压控信号输出端为FPGA控制电路(2-2)的压控信号输出端，107分频电路(2-2-4)的信号输入端为FPGA控制电路(2-2)的频率信号输入端，107分频电路(2-2-4)的分频信号输出端同时连接相位差计算电路(2-2-2)的分频信号输入端、信号捕获电路(2-2-1)的分频信号输入端和输出扩展模块(2-7)的分频信号输入端，数字锁相环电路(2-2-5)的信号输入端连接50M晶振(2-5)的时钟信号输出端，数字锁相环电路(2-2-5)的时钟信号输出端同时连接信号捕获电路(2-2-1)的时钟信号输入端、相位差计算电路(2-2-2)的时钟信号输入端、PID控制电路(2-2-3)的时钟信号输入端和107分频电路(2-2-4)的时钟信号输入端，信号捕获电路(2-2-1)的配置文件信号输入输出端、相位差计算电路(2-2-2)的配置文件信号输入输出端、PID控制电路(2-2-3)的配置文件信号输入输出端、107分频电路(2-2-4)的配置文件信号输入输出端和数字锁相环电路(2-2-5)的配置文件信号输入输出端均连接FPGA配置模块(2-6)的配置文件信号输入输出端。
4.根据权利要求1所述的高精度多路数据同步采集装置，其特征在于：所述的一号FPGA电路(3-1)包括多路串口信号处理电路(3-1-1)和多个同步数据接收电路(3-1-2)，每个同步数据接收电路(3-1-2)包括一个接口电路，该接口电路的输入端为一号FPGA电路(3-1)的测试信号输入端，接口电路的输出端连接多路串口信号处理电路(3-1-1)的测试信号输入端。
5.根据权利要求1所述的高精度多路数据同步采集装置，其特征在于：所述的大容量固态硬盘(6)包括三块独立的固态硬盘，三块固态硬盘均分别与工业控制主机(5)连接。
6.根据权利要求1所述的高精度多路数据同步采集装置，其特征在于：所述的一号FPGA电路(3-1)采用XC4VFX12SFG363型FPGA实现。
7.根据权利要求1所述的高精度多路数据同步采集装置，其特征在于：所述的二号FPGA电路(3-2)采用PROM型FPGA配置芯片实现。
8.根据权利要求2所述的高精度多路数据同步采集装置，其特征在于恒温晶振(2-4)采用型号为OCXO，10M恒温晶振。
CN201410765117.9A 2014-12-11 2014-12-11 高精度多路数据同步采集装置 Expired - Fee Related CN104408001B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410765117.9A CN104408001B (zh) 2014-12-11 2014-12-11 高精度多路数据同步采集装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410765117.9A CN104408001B (zh) 2014-12-11 2014-12-11 高精度多路数据同步采集装置

Publications (2)

Publication Number Publication Date
CN104408001A true CN104408001A (zh) 2015-03-11
CN104408001B CN104408001B (zh) 2017-05-31

Family

ID=52645634

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410765117.9A Expired - Fee Related CN104408001B (zh) 2014-12-11 2014-12-11 高精度多路数据同步采集装置

Country Status (1)

Country Link
CN (1) CN104408001B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105356940A (zh) * 2015-12-01 2016-02-24 上海斐讯数据通信技术有限公司 一种catv产品测试系统及方法
CN114812673A (zh) * 2022-04-02 2022-07-29 北京卫星环境工程研究所 多参数多模块光纤数据同步测试方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050076250A1 (en) * 2003-10-06 2005-04-07 Shih-Hao Wan Clock generator module
CN101509805A (zh) * 2009-03-27 2009-08-19 中国科学院上海光学精密机械研究所 基于现场可编程门阵列的多路并行数据采集系统
CN102314402A (zh) * 2011-07-29 2012-01-11 中国地震灾害防御中心 一种数字强震仪及其多路数据采集接口
CN104155545A (zh) * 2014-07-28 2014-11-19 广西电网公司电力科学研究院 一种基于gps信号的多通道模拟量采集模块

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050076250A1 (en) * 2003-10-06 2005-04-07 Shih-Hao Wan Clock generator module
CN101509805A (zh) * 2009-03-27 2009-08-19 中国科学院上海光学精密机械研究所 基于现场可编程门阵列的多路并行数据采集系统
CN102314402A (zh) * 2011-07-29 2012-01-11 中国地震灾害防御中心 一种数字强震仪及其多路数据采集接口
CN104155545A (zh) * 2014-07-28 2014-11-19 广西电网公司电力科学研究院 一种基于gps信号的多通道模拟量采集模块

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105356940A (zh) * 2015-12-01 2016-02-24 上海斐讯数据通信技术有限公司 一种catv产品测试系统及方法
CN114812673A (zh) * 2022-04-02 2022-07-29 北京卫星环境工程研究所 多参数多模块光纤数据同步测试方法
CN114812673B (zh) * 2022-04-02 2023-11-10 北京卫星环境工程研究所 多参数多模块光纤数据同步测试方法

Also Published As

Publication number Publication date
CN104408001B (zh) 2017-05-31

Similar Documents

Publication Publication Date Title
CN113535620B (zh) 一种多通道同步高速数据采集装置
US8760325B2 (en) Scheme for balancing skew between lanes of high-speed serial digital interface
US11652561B2 (en) Techniques for determining timestamp inaccuracies in a transceiver
US11706730B2 (en) Time synchronization method and electronic device
US7573957B2 (en) Strobe technique for recovering a clock in a digital signal
CN102735263A (zh) 空间立体测绘相机时间同步精度的全程实时检测系统和方法
EP1779217A1 (en) Time measurement using phase shifted periodic waveforms
JP4907663B2 (ja) デジタル信号においてクロックを再生するストローブ技法
CN102804157B (zh) 存储器装置中的写入时序的校准
TW201419759A (zh) 晶載內連線的時序校正
CN104393981B (zh) 一种多路测量数据并行的时间标记方法及系统
CN104317353B (zh) 一种基于硬件电路的时间戳实现方法
US10797984B1 (en) Systems and methods for timestamping a data event
CN110955179B (zh) 一种基于pci总线的双通道共享时钟触发调延装置
CN104408001A (zh) 高精度多路数据同步采集装置
US10680792B1 (en) Systems and methods for timing a signal
US11789039B2 (en) Abstracting of digital acquisition memory
CN104407511B (zh) 多路授时模块及获得无积累误差的授时系统信号的方法
US12028232B2 (en) Systems and methods for timing a signal
CN107359873B (zh) 一种基于锁相及移相校准合并单元测试仪时钟误差的装置和方法
CN104076263A (zh) 半导体自动测试设备的时间量测模块及方法
Hu et al. Performance evaluation of time distribution over SerDes-based interconnections for PET system
CN112054939A (zh) 一种高精度时钟同步的精度测试方法和装置
CN111538227A (zh) 一种高精度时间测试方法、系统及存储介质
Anvar et al. Design and implementation of a nanosecond time-stamping readout system-on-chip for photo-detectors

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170531

Termination date: 20191211